diff --git a/.gitignore b/.gitignore
index a1f5c9859651ccd9a4cec05836fab958648ebe99..ff13a17a67da8c8c12fe3e225749e5cce6d35c9a 100644
--- a/.gitignore
+++ b/.gitignore
@@ -53,4 +53,23 @@ a.out
meta/circ/*.png
meta/graphics/*.pdf
+
+meta/report/**/*.aux
+meta/report/**/*.lof
+meta/report/**/*.log
+meta/report/**/*.lot
+meta/report/**/*.out
+meta/report/**/*.pdf
+meta/report/**/*.ptc
+meta/report/**/*.synctex.gz
+meta/report/**/*.synctex(busy)
+meta/report/**/*.tex.swp
+meta/report/**/*.bbl
+meta/report/**/*.bcf
+meta/report/**/*.blg
+meta/report/**/*.run.xml
+meta/report/**/*.dvi
+
+meta/report/xout/
meta/report/*.pdf
+!meta/report/template/images/statements/originalstatements.pdf
diff --git a/Makefile b/Makefile
index 642f208227499da11dd6488c194de50b10e394fc..645938c1ee889a0892e1bbbe2ef4afb102aa645b 100644
--- a/Makefile
+++ b/Makefile
@@ -1,12 +1,78 @@
SRCD := hw/spinal/kyber
+REPORT := ISC_EMB_memoire_diplome_Stefanovic_Upegui_2024.pdf
+
+LATEX_MAIN_NAME := toplevel
+
+LATEX_MAIN_FILE := ${LATEX_MAIN_NAME}.tex
+LATEX_MAIN_OUTPUT := ${LATEX_MAIN_NAME}.pdf
+LATEX_TMP_DIR := /tmp/latex-$(shell date +%Y%m%d-%H%M%S-%N)
+#LATEX_CMD_PDF := pdflatex -interaction=nonstopmode -synctex=1 --output-directory=${LATEX_TMP_DIR} --aux-directory=${LATEX_TMP_DIR} ${LATEX_MAIN_FILE}
+LATEX_CMD_PDF := pdflatex -interaction=nonstopmode -synctex=1 --output-directory=${LATEX_TMP_DIR} ${LATEX_MAIN_FILE}
+LATEX_CMD_BIB := biber --input-directory ${LATEX_TMP_DIR} --output-directory ${LATEX_TMP_DIR} ${LATEX_MAIN_NAME}
+
+LATEX_SRC := $(shell find meta/report -type f -name '*.tex')
+
ntt: clean $(wildcard ${SRCD}/ntt/*)
+ sbt "runMain kyber.ntt.NttGEN"
sbt "runMain kyber.ntt.NttSIM"
+
+
+ntt-gen: clean $(wildcard ${SRCD}/ntt/*)
sbt "runMain kyber.ntt.NttGEN"
+
+ntt-sim: clean $(wildcard ${SRCD}/ntt/*)
+ sbt "runMain kyber.ntt.NttSIM"
+
+
+pdf: ${LATEX_SRC}
+ mkdir -p ${LATEX_TMP_DIR}
+ cd meta/report && \
+ ${LATEX_CMD_PDF} && \
+ ${LATEX_CMD_PDF} && \
+ ${LATEX_CMD_PDF} && \
+ ${LATEX_CMD_BIB} && \
+ ${LATEX_CMD_PDF} && \
+ ${LATEX_CMD_PDF} && \
+ cp ${LATEX_TMP_DIR}/${LATEX_MAIN_OUTPUT} ${REPORT}
+ rm -rf ${LATEX_TMP_DIR}
+
+
+view: pdf
+ #firefox meta/report/${LATEX_MAIN_OUTPUT}
+ firefox meta/report/${REPORT}
+
+
+repdf: clean pdf
+
+
+review: clean view
+
+
clean:
- rm -rf gen simWorkspace target
+ rm -rf gen out simWorkspace target meta/report/xout meta/report/*.pdf
+ find meta/report -type f \
+ \(\
+ -name '*.aux' -o \
+ -name '*.lof' -o \
+ -name '*.log' -o \
+ -name '*.lot' -o \
+ -name '*.out' -o \
+ -name '*.ptc' -o \
+ -name '*.synctex.gz' -o \
+ -name '*.bbl' -o \
+ -name '*.bcf' -o \
+ -name '*.blg' -o \
+ -name '*.run.xml' -o \
+ -name '*.dvi' -o \
+ -name '*.pdf' \
+ -not -name 'originalstatements.pdf' \
+ \)\
+ -print -delete
+
+.PHONY: clean ntt pdf repdf review view
-.PHONY: clean ntt
+.NOTPARALLEL: repdf review
diff --git a/hw/spinal/kyber/TopLevel.scala b/hw/spinal/kyber/TopLevel.scala
deleted file mode 100644
index d4d86de4b9d5106fab1c13eb67b14f16c15d339d..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/TopLevel.scala
+++ /dev/null
@@ -1,31 +0,0 @@
-/*package kyber
-
-import kyber.ntt.NumberTheoreticTransformSequential
-import spinal.core._
-
-case class TopLevel() extends Component {
- val io = new Bundle {
- val ntt_addr = in UInt (8 bits)
- val ntt_data_i = in SInt (16 bits)
- val ntt_load = in Bool()
- val ntt_start = in Bool()
- val ntt_interrupt = in Bool()
- val ntt_data_o = out SInt (16 bits)
- val ntt_ready = out Bool()
- val ntt_valid = out Bool()
- }
-
- val ntt = NumberTheoreticTransformSequential()
- io.ntt_addr <> ntt.io.addr
- io.ntt_data_i <> ntt.io.data_i
- io.ntt_load <> ntt.io.load
- io.ntt_start <> ntt.io.start
- io.ntt_interrupt <> ntt.io.interrupt
- io.ntt_data_o <> ntt.io.data_o
- io.ntt_ready <> ntt.io.ready
- io.ntt_valid <> ntt.io.valid
-}
-
-object TopLevelVhdl extends App {
- Config.spinal.generateVhdl(TopLevel())
-}*/
diff --git a/hw/spinal/kyber/TopLevelFml.scala b/hw/spinal/kyber/TopLevelFml.scala
deleted file mode 100644
index b1606f5fe6d8442a2003530957cea6c3679d2fc0..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/TopLevelFml.scala
+++ /dev/null
@@ -1,23 +0,0 @@
-/*package kyber
-
-import spinal.core._
-import spinal.core.formal._
-
-// You need SymbiYosys to be installed.
-// See https://spinalhdl.github.io/SpinalDoc-RTD/master/SpinalHDL/Formal%20verification/index.html#installing-requirements
-object TopLevelFml extends App {
- FormalConfig.withBMC(10).doVerify(new Component {
- val dut = FormalDut(TopLevel())
-
- // Ensure the formal test start with a reset
- assumeInitial(clockDomain.isResetActive)
-
- // Provide some stimulus
- anyseq(dut.io.ntt_addr)
- anyseq(dut.io.ntt_data_i)
- anyseq(dut.io.ntt_load)
-
- // Check the state initial value and increment
- //assert(dut.io.state === past(dut.io.state + U(dut.io.cond0)).init(0))
- })
-}*/
diff --git a/hw/spinal/kyber/TopLevelSim.scala b/hw/spinal/kyber/TopLevelSim.scala
deleted file mode 100644
index 51a99bb8cb297122e3b03b5fbdbfdb1512e8ca53..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/TopLevelSim.scala
+++ /dev/null
@@ -1,31 +0,0 @@
-/*package kyber
-
-import spinal.core._
-import spinal.core.sim._
-
-object TopLevelSim extends App {
- Config.sim.compile(TopLevel()).doSim { dut =>
- // Fork a process to generate the reset and the clock on the dut
- dut.clockDomain.forkStimulus(period = 10)
-
- var modelState = 0
- for (idx <- 0 to 99) {
- // Drive the dut inputs with random values
- dut.io.ntt_addr.randomize()
- dut.io.ntt_data_i.randomize()
-
- // Wait a rising edge on the clock
- dut.clockDomain.waitRisingEdge()
-
- // Check that the dut values match with the reference model ones
- //val modelFlag = modelState == 0 || dut.io.cond1.toBoolean
- //assert(dut.io.state.toInt == modelState)
- //assert(dut.io.flag.toBoolean == modelFlag)
-
- // Update the reference model value
- //if (dut.io.cond0.toBoolean) {
- // modelState = (modelState + 1) & 0xff
- //}
- }
- }
-}*/
diff --git a/hw/spinal/kyber/ntt/Ntt.scala b/hw/spinal/kyber/ntt/Ntt.scala
index d1d390f2f237bbdba7dbd10cb68297b87f1ae685..85abb9a4dd0858bcec26c609042d8d05405708e9 100644
--- a/hw/spinal/kyber/ntt/Ntt.scala
+++ b/hw/spinal/kyber/ntt/Ntt.scala
@@ -7,6 +7,8 @@ import spinal.core._
import spinal.core.sim._
import spinal.lib.fsm._
+import java.io.File
+
/**
* Performs a <b>Number Theoretic Transform</b>,
@@ -120,8 +122,14 @@ case class Ntt(nports: Int = 1) extends Component {
object NttGEN extends App {
- val report = Config.spinal.generateVhdl(Ntt(nports = 128))
- report.printPruned()
+ val dir = Config.spinal.targetDirectory
+ val plain = "Ntt.vhd"
+ for (i <- 0 to 7) {
+ val nports = 1 << i
+ val report = Config.spinal.generateVhdl(Ntt(nports = nports))
+ report.printPruned()
+ new File(dir + "/" + plain).renameTo(new File(dir + "/Ntt_%03d.vhd".format(nports)))
+ }
}
diff --git a/hw/spinal/kyber/ntt/NttAXI.scala b/hw/spinal/kyber/ntt/NttAXI.scala
deleted file mode 100644
index 0abd0231b218a29a189748aac6628b903998f26b..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/ntt/NttAXI.scala
+++ /dev/null
@@ -1,45 +0,0 @@
-package kyber.ntt
-
-import kyber.Config
-import spinal.core._
-import spinal.core.sim._
-import spinal.lib._
-import spinal.lib.bus.amba4.axi._
-
-
-/**
- * Mapping of the functionality offered by the Ntt component to a register array.
- *
- * @param nports the number of "butterflies" or parallel multiplications
- */
-case class NttAxi(nports: Int = 1) extends Component {
- SoftChecks.require_NPORTS(nports)
-
- val io = new Bundle {
- val axi = slave(Axi4(Axi4Config(
- addressWidth = 32,
- dataWidth = 32,
- idWidth = 0,
- useId = false,
- useRegion = false,
- useBurst = false,
- useLock = false,
- useCache = false,
- useSize = false,
- useQos = false,
- useLen = false,
- useLast = false,
- useResp = false,
- useProt = false,
- useStrb = false,
- )))
- }
-}
-
-
-object NttAxiSIM extends App {
- Config.sim.compile(NttAxi()).doSim { dut =>
- //TODO
- simSuccess()
- }
-}
diff --git a/hw/spinal/kyber/ntt/NttMemoryMap.scala b/hw/spinal/kyber/ntt/NttMemoryMap.scala
new file mode 100644
index 0000000000000000000000000000000000000000..b81b4ef3b065c3a69f8ecb20b67a5f5e8eb404f3
--- /dev/null
+++ b/hw/spinal/kyber/ntt/NttMemoryMap.scala
@@ -0,0 +1,81 @@
+package kyber.ntt
+
+import kyber.Config
+import spinal.core._
+import spinal.core.sim._
+import spinal.lib._
+import spinal.lib.bus.amba4.axi._
+
+
+/**
+ * Mapping of the functionality offered by the Ntt component to a register array.
+ *
+ * @param nports the number of "butterflies" or parallel multiplications
+ */
+case class NttAxi(nports: Int = 1) extends Component {
+ SoftChecks.require_NPORTS(nports)
+
+ val io = new Bundle {
+ val axi = slave(Axi4(Axi4Config(
+ addressWidth = 32,
+ dataWidth = 32,
+ idWidth = 0,
+ useId = false,
+ useRegion = false,
+ useBurst = false,
+ useLock = false,
+ useCache = false,
+ useSize = false,
+ useQos = false,
+ useLen = false,
+ useLast = false,
+ useResp = false,
+ useProt = false,
+ useStrb = false,
+ )))
+ }
+
+ val ntt = Ntt(nports = nports)
+
+ // SPEC (AXI4) : on reset, drive VALID to '0'
+ val reg_rvalid = Reg(Bool()) init false
+ reg_rvalid := ntt.io.o_valid
+ val reg_bvalid = Reg(Bool()) init false
+ reg_bvalid := True
+
+ val sig_is_write = Bool() // TODO: define
+
+ // NTT INPUTS
+ ntt.io.i_data := io.axi.w.data(ntt.io.i_data.getBitsWidth - 1 downto 0)
+ ntt.io.i_addr := sig_is_write.mux(
+ io.axi.aw.addr.asBits.asUInt(ntt.io.i_addr.getBitsWidth - 1 downto 0),
+ io.axi.ar.addr.asBits.asUInt(ntt.io.i_addr.getBitsWidth - 1 downto 0),
+ )
+ ntt.io.i_load
+ ntt.io.i_go
+ ntt.io.i_stop
+
+ // CONSUMABLE
+ io.axi.ar.addr
+ io.axi.ar.valid
+ io.axi.r.ready
+ io.axi.aw.addr
+ io.axi.aw.valid
+ io.axi.w.data
+ io.axi.w.valid
+
+ // SETTABLE
+ io.axi.ar.ready := True
+ io.axi.r.data := ((ntt.io.o_data.getBitsWidth - 1 downto 0) -> ntt.io.o_data, default -> false)
+ io.axi.r.valid := ntt.io.o_valid
+ io.axi.aw.ready := True
+ io.axi.w.ready := ntt.io.o_ready
+}
+
+
+object NttAxiSIM extends App {
+ Config.sim.compile(NttAxi()).doSim { dut =>
+ //TODO
+ simSuccess()
+ }
+}
diff --git a/hw/spinal/kyber/poly/PolyBundle.scala b/hw/spinal/kyber/poly/PolyBundle.scala
deleted file mode 100644
index d57c29d9a0ffc57ab0fa85fb940bbc495ec75f7f..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/poly/PolyBundle.scala
+++ /dev/null
@@ -1,7 +0,0 @@
-package kyber.poly
-
-import spinal.core._
-
-case class PolyBundle() extends Bundle {
- val coeffs = Vec.fill(256)(SInt(16 bits))
-}
diff --git a/hw/spinal/kyber/poly/PolyCompress.scala b/hw/spinal/kyber/poly/PolyCompress.scala
deleted file mode 100644
index 61597c259523f5a38f2b1e94c6ab886d6ada08ae..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/poly/PolyCompress.scala
+++ /dev/null
@@ -1,11 +0,0 @@
-package kyber.poly
-
-import spinal.core._
-
-case class PolyCompress(compressedBytesLen: Int) extends Component {
- require(compressedBytesLen == 128 || compressedBytesLen == 160)
-
- val io = new Bundle {
- val poly = in(PolyBundle())
- }
-}
diff --git a/hw/spinal/kyber/verify/Verify.scala b/hw/spinal/kyber/verify/Verify.scala
deleted file mode 100644
index 865a421341f2b352d69d387c5b03c4b446652f26..0000000000000000000000000000000000000000
--- a/hw/spinal/kyber/verify/Verify.scala
+++ /dev/null
@@ -1,7 +0,0 @@
-package kyber.verify
-
-import spinal.core._
-
-case class Verify()extends Component{
- val io=new Bundle{}
-}
diff --git a/hw/vhdl/NumberTheoreticTransformSequential.vhd b/hw/vhdl/NumberTheoreticTransformSequential.vhd
deleted file mode 100644
index 77c33b31c906734135b87831dd79c20e34121a43..0000000000000000000000000000000000000000
--- a/hw/vhdl/NumberTheoreticTransformSequential.vhd
+++ /dev/null
@@ -1,35 +0,0 @@
-library ieee;
-use ieee.std_logic_1164.all;
-use ieee.numeric_std.all;
-
-
-entity ntt is
- port (
- i_addr: in std_logic_vector(7 downto 0);
- i_data: in std_logic_vector(15 downto 0);
- i_load: in std_logic;
- i_start: in std_logic;
- i_interrupt: in std_logic;
- o_data: out std_logic_vector(15 downto 0);
- o_ready: out std_logic;
- o_valid: out std_logic;
- reset: in std_logic;
- clk: in std_logic
- );
-end ntt;
-
-
-architecture arch of ntt is
- type t_zetas is array(0 to 127) of signed(15 downto 0);
- constant c_zetas: t_zetas := (
- -1044, -758, -359, -1517, 1493, 1422, 287, 202, -171, 622, 1577, 182, 962, -1202, -1474, 1468,
- 573, -1325, 264, 383, -829, 1458, -1602, -130, -681, 1017, 732, 608, -1542, 411, -205, -1571,
- 1223, 652, -552, 1015, -1293, 1491, -282, -1544, 516, -8, -320, -666, -1618, -1162, 126, 1469,
- -853, -90, -271, 830, 107, -1421, -247, -951, -398, 961, -1508, -725, 448, -1065, 677, -1275,
- -1103, 430, 555, 843, -1251, 871, 1550, 105, 422, 587, 177, -235, -291, -460, 1574, 1653,
- -246, 778, 1159, -147, -777, 1483, -602, 1119, -1590, 644, -872, 349, 418, 329, -156, -75,
- 817, 1097, 603, 610, 1322, -1285, -1465, 384, -1215, -136, 1218, -1335, -874, 220, -1187, -1659,
- -1185, -1530, -1278, 794, -1510, -854, -870, 478, -108, -308, 996, 991, 958, -1460, 1522, 1628
- );
-begin
-end arch;
diff --git a/meta/circ/Counter_7.circ b/meta/circ/Counter_7.circ
new file mode 100644
index 0000000000000000000000000000000000000000..435883850a8a97796cb0a96fbaa59258f7bcd218
--- /dev/null
+++ b/meta/circ/Counter_7.circ
@@ -0,0 +1,183 @@
+<?xml version="1.0" encoding="UTF-8" standalone="no"?>
+<project source="3.8.0" version="1.0">
+ This file is intended to be loaded by Logisim-evolution v3.8.0(https://github.com/logisim-evolution/).
+
+ <lib desc="#Wiring" name="0">
+ <tool name="Pin">
+ <a name="appearance" val="classic"/>
+ </tool>
+ </lib>
+ <lib desc="#Gates" name="1"/>
+ <lib desc="#Plexers" name="2"/>
+ <lib desc="#Arithmetic" name="3"/>
+ <lib desc="#Memory" name="4"/>
+ <lib desc="#I/O" name="5"/>
+ <lib desc="#TTL" name="6"/>
+ <lib desc="#TCL" name="7"/>
+ <lib desc="#Base" name="8"/>
+ <lib desc="#BFH-Praktika" name="9"/>
+ <lib desc="#Input/Output-Extra" name="10"/>
+ <lib desc="#Soc" name="11"/>
+ <main name="main"/>
+ <options>
+ <a name="gateUndefined" val="ignore"/>
+ <a name="simlimit" val="1000"/>
+ <a name="simrand" val="0"/>
+ </options>
+ <mappings>
+ <tool lib="8" map="Button2" name="Poke Tool"/>
+ <tool lib="8" map="Button3" name="Menu Tool"/>
+ <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
+ </mappings>
+ <toolbar>
+ <tool lib="8" name="Poke Tool"/>
+ <tool lib="8" name="Edit Tool"/>
+ <tool lib="8" name="Wiring Tool"/>
+ <tool lib="8" name="Text Tool"/>
+ <sep/>
+ <tool lib="0" name="Pin"/>
+ <tool lib="0" name="Pin">
+ <a name="facing" val="west"/>
+ <a name="output" val="true"/>
+ </tool>
+ <sep/>
+ <tool lib="1" name="NOT Gate"/>
+ <tool lib="1" name="AND Gate"/>
+ <tool lib="1" name="OR Gate"/>
+ <tool lib="1" name="XOR Gate"/>
+ <tool lib="1" name="NAND Gate"/>
+ <tool lib="1" name="NOR Gate"/>
+ <sep/>
+ <tool lib="4" name="D Flip-Flop"/>
+ <tool lib="4" name="Register"/>
+ </toolbar>
+ <circuit name="main">
+ <a name="appearance" val="logisim_evolution"/>
+ <a name="circuit" val="main"/>
+ <a name="circuitnamedboxfixedsize" val="true"/>
+ <a name="simulationFrequency" val="1.0"/>
+ <comp lib="0" loc="(160,240)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="label" val="EN"/>
+ </comp>
+ <comp lib="0" loc="(160,280)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="label" val="ZERO"/>
+ </comp>
+ <comp lib="0" loc="(160,340)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="label" val="CLK"/>
+ </comp>
+ <comp lib="0" loc="(460,230)" name="Constant">
+ <a name="value" val="0x0"/>
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="0" loc="(540,240)" name="Constant"/>
+ <comp lib="0" loc="(550,120)" name="Constant">
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="0" loc="(570,280)" name="Constant">
+ <a name="value" val="0x0"/>
+ </comp>
+ <comp lib="0" loc="(660,400)" name="Constant">
+ <a name="value" val="0x6"/>
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="0" loc="(660,530)" name="Constant"/>
+ <comp lib="0" loc="(690,570)" name="Constant">
+ <a name="value" val="0x0"/>
+ </comp>
+ <comp lib="0" loc="(860,220)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="facing" val="west"/>
+ <a name="label" val="VALUE"/>
+ <a name="output" val="true"/>
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="0" loc="(860,390)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="facing" val="west"/>
+ <a name="label" val="FULL"/>
+ <a name="output" val="true"/>
+ </comp>
+ <comp lib="0" loc="(860,510)" name="Pin">
+ <a name="appearance" val="NewPins"/>
+ <a name="facing" val="west"/>
+ <a name="label" val="OVERFLOW"/>
+ <a name="output" val="true"/>
+ </comp>
+ <comp lib="1" loc="(580,510)" name="AND Gate">
+ <a name="inputs" val="3"/>
+ <a name="negate2" val="true"/>
+ </comp>
+ <comp lib="2" loc="(430,210)" name="Multiplexer">
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="2" loc="(500,220)" name="Multiplexer">
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="3" loc="(600,130)" name="Adder">
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="3" loc="(720,390)" name="Comparator">
+ <a name="mode" val="unsigned"/>
+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="4" loc="(540,190)" name="Register">
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+ <a name="width" val="3"/>
+ </comp>
+ <comp lib="4" loc="(660,480)" name="Register">
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+ <a name="width" val="1"/>
+ </comp>
+ <comp lib="8" loc="(580,431)" name="Text">
+ <a name="font" val="Monospaced bold 16"/>
+ <a name="text" val="combinations = 7 = (6+1)"/>
+ </comp>
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+ </circuit>
+</project>
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Binary files a/meta/graphics/logical_blocks.xopp and b/meta/graphics/logical_blocks.xopp differ
diff --git a/meta/report/0_head.md b/meta/report/0_head.md
deleted file mode 100644
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--- a/meta/report/0_head.md
+++ /dev/null
@@ -1,46 +0,0 @@
-title: Lattice Based Post-Quantum Cryptographic Components on FPGA - Towards an ASIC Implementation of the Kyber Key Encapsulation Algorithm
-author: Boris Stefanovic
-date: 2024-05-27
-
-
-
-$$\null\hfill Right justify$$
-
-# Acknowledgements
-
-As this is work dealing with key exchange algorithms, it seems fitting to begin by appreciating my time spent with all the people who foster trust in a time of contempt.
-
-I would like to express my gratitude to Marc for his time and help with making sense of obscure proof-of-concept VHDL code found on shady GitHub repositories. Fun as it was, remind me not to do that again for a full week. Thank you for helping me through this and other well-chosen tricky situations.
-
-Then, to Big Léo, for always helping me keep my head when the scent of cloves rises. Thank you for your trust and friendship.
-
-Last but not least, Alessia, for always doing your best to heal a world that still lacks the ability to do so on its own, steadily, one step at a time. Thank you for being such an inspiration!
-
-# Abstract
-
-
-
-# List of Acronyms
-
-- ASIC : Application Specific Integrated Circuit
-- CLB : Configurable Logic Block
-- FPGA : Field Programmable Gate Array
-- IP : Intellectual Property
-- LUT : LookUp Table
-- LWE : Learning With Errors
-- NIST : National Institute of Standards and Technology
-- PQC : Post-Quantum Cryptography
-- RTL : Register Transfer Level
-- SVP : Shortest Vector Problem
-- TCL : Tool Command Language
-- VHDL : V(ery High Speed Integrated Circuit) Hardware Description Language
-
-# List of Illustrations
-
-
-
-# List of URLs
-
-
-
-# List of Appendices
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deleted file mode 100644
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--- a/meta/report/1_introduction.mkd
+++ /dev/null
@@ -1,3 +0,0 @@
-# Introduction
-
-NIST
\ No newline at end of file
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deleted file mode 100644
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deleted file mode 100644
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deleted file mode 100644
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deleted file mode 100644
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new file mode 100644
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--- /dev/null
+++ b/meta/report/chapters/1_outils.tex
@@ -0,0 +1,170 @@
+% !TeX spellcheck = fr_FR
+
+
+\chapter{Chapitre 1 : Outils utilisés}
+
+\inspired{
+ L'avantage des langages de haut-niveau, c'est qu'ils sont moins verbeux.\linebreak
+ Le désavantage des langages de haut-niveau, c'est qu'ils sont moins verbeux.\linebreak
+ \linebreak
+ - Marc Gay-Balmaz
+}
+
+
+\section{Field Programmable Gate Array}
+
+\tbfigure{0.6}{fpga}{FPGA Altera Stratix IV EP4SGX230 sur un PCB}{tiré de commons.wikimedia.org, ref. URL1.1}
+
+Les \gls{fpga} sont des circuits intégrés particuliers dont il est possible de reprogrammer la logique interne.
+Conceptuellement, cette reprogrammation de bas-niveau se fait au niveau de la porte logique et du registre.
+Pour vulgariser, une \gls{fpga} permettrait de \textit{créer} un processeur avec une architecture hautement optimisée pour la résolution d'un problème particulier, sans les délais et coûts d'usinage liés à la production d'un \gls{asic}.
+
+La logique interne d'une \gls{fpga} se présente sous forme de :
+
+\begin{itemize}
+ \item \gls{lut} : tables de vérité matérielles à plusieurs entrées
+ \item registres : mémoires d'état pour les systèmes séquentiels
+ \item \gls{clb} : blocs répétés regroupant des éléments de logique configurable et de mémoire
+ \item matrice d'interconnexion : permet le routage des signaux d'une partie de la logique à l'autre
+\end{itemize}
+
+L'image ci-dessous résume cette structure.
+
+\tbfigure{0.7}{fpgainternal}{Schéma de la structure interne d'une FPGA}{tiré de iq.opengenus.org, ref URL1.2}
+
+Lors de la reconfiguration de la \gls{fpga}, la logique se crée en écrivant des valeurs dans les tables de vérité (\gls{lut}) et la configuration des routes se fait à l'aide des \textit{switch blocks}.
+Dans chaque \gls{clb}, les multiplexeurs déterminent si la logique locale est combinatoire ou séquentielle.
+
+\subsection{Cas d'utilisation}
+
+De manière générale, on pense à utiliser une \gls{fpga} si la production d'un grand nombre d'\gls{asic} ne serait pas immédiatement avantageuse.
+En pratique, la cause en est souvent soit la grande spécificité de l'opération à exécuter, soit la possibilité de présence d'erreurs dans la logique du modèle, dans son état du moment.
+Les utilisations tombent donc très souvent dans une des trois catégories suivantes.
+
+\textbf{Opérations spécifiques}
+
+La reconfigurabilité des \gls{fpga} peut être mise à profit lorsque l'on veut lancer un grand nombre de calculs similaires en parallèle, quand investir dans l'achat ou le développement d'un \gls{asic} dédié n'est pas avantageux économiquement.
+Une fois la \gls{fpga} acquis, le développement d'un nouveau composant de ce type n'engendre aucun coût matériel: il suffit d'une description du matériel à implémenter en \gls{hdl}.
+
+\textbf{Prototypage}
+
+Un autre cas d'utilisation courant des \gls{fpga} est le prototypage.
+Ce type d'utilisation est celui qui est mis en avant dans ce papier.
+Développer du matériel et plus particulièrement produire un prototype physique est coûteux, particulièrement quand le prototype contient des erreurs logiques.
+Une \gls{fpga} permet d'éviter ces coûts en implémentant la logique sans investissement supplémentaire.
+C'est un formidable moyen de tester un modèle avant de commencer à planifier la production d'un \gls{asic} et ainsi en réduire les risques économiques.
+
+\textbf{Performance}
+
+Un cas un peu plus rare est celui du \textit{matériel sur demande}.
+On parle ici de machines qui se reconfigurent matériellement \textit{à chaud} pour résoudre efficacement les différentes parties d'un problème de façon optimisée.
+En d'autres termes, la reprogrammation de la \gls{fpga} ferait partie de l'algorithme.
+
+Finalement, il est beaucoup plus facile de mettre à jour ou d'adopter une nouvelle version d'une logique implémentée sur \gls{fpga} que de fabriquer un \gls{asic} puis de le connecter à la place des anciens composants.
+Selon la manière dont les \gls{fpga} ont été connectées au système, il peut même ne pas être nécessaire d'interagir physiquement avec ce dernier.
+
+Pour citer un exemple récent, le \gls{cern} a exploré l'implémentation de modèles de \textit{deep learning} sur des \gls{fpga}, afin de permettre le traitement des données de certaines expériences du \gls{lhc} en temps réel\footcite{govorkovaLHCPhysicsDataset2022}.
+Les modèles d'apprentissage automatique évoluent constamment et le remplacement manuel d'un tel nombre de circuits serait lourd.
+Celà en fait un cas particulièrement adapté à l'utilisation des \gls{fpga}.
+
+\subsection{Outils et méthode de programmation d'une FPGA}
+
+La grande majorité des \gls{fpga} se reconfigure ou reprogramme à l'aide d'un logiciel propriétaire fourni avec ces dernières.
+Pour les \gls{fpga} Xilinx, par exemple, ce logiciel est Vivado ou la suite Vitis.
+
+Pour programmer une \gls{fpga}, on part souvent d'une description du système logique à réaliser en \gls{hdl}.
+Cette description, précise au coup d'horloge près, sera ensuite traitée par le logiciel.
+Le nombre d'étapes entreprises par le logiciel peut varier selon les implémentations.
+Celà dit, par souci de simplification, on ne citera que les méta-étapes présentées par Vivado.
+
+\textbf{Synthèse}
+
+La première étape menant à la reprogrammation d'une \gls{fpga} est la synthèse.
+Cette étape consiste à exprimer la logique décrite au niveau \gls{rtl} et la réexprime en termes de composants présents dans la \gls{fpga}: \gls{lut}s, bascules bistables (ou flip-flops), \gls{ram}, etc.
+L'entièreté de la logique est prise en compte simultanément et on supprime la notion de hiérarchie entre les composants, résultant en une représentation \textit{aplanie}.
+À l'issue de ce processus, on obtient une forme du design qui permet un certain niveau de simulation.
+Cette étape ne dépend pas fortement de la \gls{fpga} utilisé.
+
+\textbf{Implémentation}
+
+Contrairement à la précédente, cette étape dépend fortement du matériel auquel la logique créée est destinée.
+Ici, on calcule le placement et le routage des composants sur la carte.
+Celà permet ensuite de générer un rapport détaillant les timings et les ressources utilisées\footnote{Il est possible de générer un tel rapport au niveau de la synthèse mais il est moins précis et sans garantie; le rapport post-placement-et-routage est plus concret et fiable.}.
+C'est là que l'on détermine la fréquence d'horloge maximale à laquelle la logique pourra fonctionner.
+
+\textbf{Génération de bitstream}
+
+Une fois que l'on sait comment placer et router toute la logique, il s'agit de créer un fichier selon un format spécifique interprétable par la carte.
+Ce fichier peut finalement être envoyé sur une entrée dédiée de la \gls{fpga}, ce qui va effectivement procéder à sa reconfiguration.
+
+
+\section{SpinalHDL}
+
+SpinalHDL (couramment appelé simplement \textit{Spinal}) est un langage de description de matériel - ou \gls{hdl} - de haut-niveau.
+Il évolue dans l'environnement du langage de programmation Scala.
+Cela implique qu'un et permet donc d'avoir accès à toutes les fonctionalités de ce dernier pendant le design et qu'il est possible de générer le matériel dynamiquement.
+Si il est bien utilisé, un code SpinalHDL est très expressif et plus descriptif qu'un code \gls{vhdl} équivalent, qui lui se base sur des évènements (\texttt{if rising\_edge(clk) then \dots}).
+
+\subsection{Génération dynamique de matériel}
+
+On peut dire que chaque ligne de code SpinalHDL écrite sera responsable de générer un code VHDL équivalent.
+Étant utilisé depuis l'environnement Scala, il est possible d'écrire l'algorithme selon lequel les composants seront placés au lieu de simplement placer les composants et les signaux.
+L'équivalent d'une instruction en langage \gls{vhdl} \texttt{generate} sera une simple boucle \texttt{for} en Scala/SpinalHDL mais les avantages ne s'arrêtent pas là.
+Lors de l'exécution du code Scala, les composants décrits se comportent eux aussi comme de simples objets scala sur lesquels il est possible d'itérer, qu'il est possible de stocker dans des collections en attendant de les interconnecter et ainsi de suite.
+Ces possibilités sont comparables à celles d'un \textit{préprocesseur pour la génération de matériel}, permettant et encourageant un code plus descriptif que son équivalent en \gls{vhdl}, plus évènementiel.
+
+\subsection{Équivalence claire au code VHDL}
+
+Si il facilite le processus de description du matériel, SpinalHDL de dispense pas d'une compréhension poussée des principes du matériel.
+En celà, il diffère des langages de type \gls{hls}.
+Un code \gls{hls} simplifie le développement de matériel au prix de l'abandon du contrôle précis, au coup d'horloge près, qu'offrent les langages de descriprion traditionnels, comme le \gls{vhdl}.
+A l'inverse, SpinalHDL permet, comme le \gls{vhdl}, une description du matériel précise au cycle d'horloge près et peut facilement être traduit en code \gls{vhdl} équivalent.
+
+\subsection{Disponibilité d'environnements de développement puissants}
+
+Finalement, il est plus aisé de trouver un bon \gls{ide} pour le langage Scala\footnote{comme l'excellent plugin Scala pour les éditeurs de JetBrains} que pour le \gls{vhdl}.
+Celà permet de passer moins de temps à chercher des erreurs de base, telles des erreurs de syntaxe et plus de temps à travailler sur la logique à proprement parler.
+
+\subsection{Design flow en SpinalHDL}
+
+Le design flow de SpinalHDL suit à peu près les étapes suivantes.
+Le matériel souhaité est décrit en Scala.
+Le code scala est compilé puis exécuté.
+L'exécution de ce code produit un fichier unique contenant le code \gls{vhdl} ou Verilog (au choix) décrivant tout le matériel de l'entité du plus haut niveau et ses dépendances.
+Ce code bas-niveau peut ensuite être utilisé pour faire des testbenches et simulations, comme dans un design flow en \gls{vhdl}.
+Finalement, le code bas-niveau est synthétisé.
+À partir de là, en suivant les étapes décrites dans la première section de ce chapitre, le designpeut être implémenté sur une \gls{fpga}.
+Ces étapes sont résumées sur l'image suivante.
+
+\tbfigure{0.5}{SpinalDesignFlow}{Design flow de SpinalHDL}{tiré de pic3.zhimg.com, ref. URL1.3}
+
+Pour faciliter ces tâches, SpinalHDL comporte une \gls{api} de test et de simulation.
+En d'autres termes, les tests et les simulations peuvent être automatisés et pris en charge par Spinal.
+La majeure partie du travail de design peut donc être faite sans quitter l'environnement Spinal.
+
+
+\section{Verilator}
+
+Verilator est un outil permettant la simulation d'un composant défini en Verilog - un autre \gls{hdl}.
+Un modèle en C/C++ correspondant au \gls{hdl} est d'abord compilé avant de lui soumettre différentes séquences sur ses entrées virtuelles et vérifier ses sorties.
+
+Le premier avantage de cette méthode est la possibilité de l'utiliser directement depuis le projet en SpinalHDL.
+Il s'agit, d'ailleurs, du système de simulation par défaut utilisé par SpinalHDL.
+Même si Verilator s'utilise pour des descriptions en Verilog, grâce à SpinalHDL, les utilisateurs habitués au \gls{vhdl} pourront y accéder par une interface SpinalHDL simple d'utilisation.
+Celà implique aussi qu'il est possible et parfois souhaitable d'avoir le code d'un composant et de sa simulation dans le même fichier.
+
+Le deuxième avantage réside dans le fait que contrairement aux outils de simulation présents dans Vivado, par exemple, Verilator peut utiliser tous les coeurs du \gls{cpu} de l'ordinateur.
+En termes de productivité, celà compense largement le temps de compilation et des redémarrages incessants des outils de simulation usuels (Vivado, ModelSim, \dots).
+
+Toutes les simulations de ce travail ont été réalisées à l'aide de Verilator, à travers l'\gls{api} de simulation de SpinalHDL.
+
+
+\section{Vivado}
+
+Vivado est un logiciel fourni par Xilinx pour permettre le design et l'implémentation de matériel pour leurs \gls{fpga}.
+Il comprend entre autres un éditeur, des outils de synthèse, de placement et de routage, ainsi que pour la simulation et les tests.
+Sachant que nous utilisons Spinal pour une grande partie de ces tâches, deux fonctionalités particulières de Vivado nous intéressent dans ce travail.
+La première est la génération d'une représentation graphique d'une description en \gls{hdl}.
+Cet outil s'est révélé fort utile lors de nos premières expériences avec Spinal, pour confirmer la bonne compréhension des outils qu'offre ce dernier.
+La deuxième est la génération des rapports détaillant les timings et les ressources utilisées, à la fin de la phase d'implémentation.
+Ces rapports nous ont servi à évaluer en partie la qualité de notre solution.
diff --git a/meta/report/chapters/2_operations.tex b/meta/report/chapters/2_operations.tex
new file mode 100644
index 0000000000000000000000000000000000000000..45d9565d843af698faac94078fa8c67310d77bde
--- /dev/null
+++ b/meta/report/chapters/2_operations.tex
@@ -0,0 +1,215 @@
+% !TeX spellcheck = fr_FR
+
+
+\chapter{Chapitre 2 : Théorie et description des opérations à réaliser}
+
+
+\section{Rappels de cryptographie}
+
+\subsection{Propriétés de la sécurité}
+
+Pour assurer la sécurité d'un système, on cherche à en assurer certaines propriétés :
+
+\begin{itemize}
+ \item Confidentialité
+ \item Integrité
+ \item Authenticité
+ \item Disponibilité
+ \item Non-répudiation
+\end{itemize}
+
+Selon le champ d'application de notre système, on peut les appliquer sur les données :
+
+\begin{itemize}
+ \item au repos (stockées)
+ \item en transit (dans un canal de communication)
+ \item en utilisation (par exemple, en mémoire vive)
+\end{itemize}
+
+Dans notre cas, on s'intéresse surtout à la sécurité des données en transit.
+On décrit ici comment trois propriétés choisies s'appliquent au chiffrement par clé publique donc aussi, par extension, à Kyber.
+
+\textbf{Confidentialité}
+
+Confidentialité signifie qu'il est impossible à un parti non-autorisé d'accéder aux données.
+Comme on traite de chiffrement, la confidentialité signifie qu'un message chiffré intercepté dans le canal de communication, par un parti autre que l'expéditeur et le destinataire, ne pourra pas être déchiffré et lu.
+
+\textbf{Integrité}
+
+Assurer l'integrité des données revient à prévenir leur modification par un parti non-autorisé.
+Dans le cas de communications chiffrées, celà revient à dire qu'une modification du message chiffré intercepté dans le canal puis retransmis au destinataire sera détectée et que le message sera invalidé.
+
+\textbf{Authenticité}
+
+Établir l'authenticité d'un message consiste à confirmer l'identité de son auteur ou de son expéditeur.
+Comme on est dans le cas de clés publiques - c'est-à-dire connues du monde ou au minimum interceptables en texte clair dans le canal de communication - on ne peut garantir que l'expéditeur soit une entité particulière.
+En revanche, il est possible de déterminer l'authenticité par les contenus des messages, d'après un protocole défini auparavant.
+
+\subsection{Principe du chiffrement par clé publique}
+
+Un mécanisme de chiffrement par clé publique repose sur l'existence de fonctions non-inversibles en l'absence d'une information supplémentaire que l'on appelle la \textit{clé}.
+Il faut aussi que le calcul de la préimage d'une valeur par cette fonction soit \textit{pratiquement impossible} par essai de toutes les valeurs possibles.
+Par \textit{pratiquement impossible}, on entend que compléter l'opération de cette manière demanderait en réalité un temps extrêmement long.
+
+
+\section{Rappel de quelques propriétés de la NTT}
+
+La \gls{ntt} est une transformation mathématique\footnote{En ce qui concerne la nomenclature utilisée dans ce document, on parle de transformation pour désigner l'opération et de transformée pour désigner soit le résultat de la transformation, soit l'expression de celle-ci.} qui s'applique aux polynômes.
+Les données que l'on a avant et après son application contiennent les mêmes informations mais présentées sous une forme différente, \textit{dans un autre domaine}.
+La transformation prend donc des données du \textit{domaine normal} et les présente dans le \textit{domaine de la \gls{ntt}}.
+La \gls{ntt} est une alternative de la transformation de Fourier qui au lieu de s'appliquer à l'ensemble des nombres complexes $\mathbb{C}$, s'applique aux anneaux modulaires $\mathbb{Z} / p \mathbb{Z}$.
+Concrètement, on l'obtient en remplaçant $e^{-2 \pi i k / N}$ dans la transformée de Fourier par une n-ième racine primitive de l'unité de l'anneau en question\footcite{weissteinNumberTheoreticTransform2024}.
+On parle donc ici de \textit{domaine de la \gls{ntt}} comme on parlerait de passage du domaine temporel au domaine fréquentiel dans le cas de la transformation de Fourier.
+
+On peut constater ces similarités et différences en observant les formules de ces deux transformées.
+Tout d'abord, pour référence, voici l'expression complète de la \textbf{transformée de Fourier}.
+Pour toute \textbf{fonction} $f$ périodique définie sur les nombres réels $\mathbb{R}$ et $T$, sa période\footnote{Il se peut que T soit $\infty$.}, sa transformée de Fourier se présente ainsi :
+
+%\begin{equation}
+% \begin{aligned}
+% f & \rightarrow \hat{f}\\
+% [0, T] & \mapsto R
+% \end{aligned}
+%\end{equation}
+
+\begin{equation}
+ \hat{F}(\omega) = \int_{-\infty}^{\infty}f(x) e^{-2\pi i \omega x} dx
+\end{equation}
+
+avec $\omega$, la fréquence.
+
+Pour comparaison, voici la formule de la \gls{ntt}.
+Pour tout \textbf{polynôme} de la forme :
+
+\begin{equation}
+ g = \sum_{i=0}^{255} c_i X^i
+\end{equation}
+
+Sa \gls{ntt} se présente comme suit :
+
+\begin{equation}
+ NTT(g) = \Hat{g} = \sum_{i=0}^{255} \Hat{g}_i X^i
+\end{equation}
+
+avec
+
+\begin{equation}
+ \Hat{g}_i = \sum_{j=0}^{255} \psi^j g_j \omega^{ij}
+\end{equation}
+
+$\omega$ est une n-ième racine primitive de l'unité et $\psi = \sqrt{\omega}$.
+
+
+\section{Format de données et opérations de Kyber}
+
+Kyber a été développé pour permettre l'encapsulation de clés; on parle aussi d'échange de clés symmétriques temporaires.
+Cette section décrit les cinq opérations que Kyber définit à cette fin\footnote{Cette section traite de Kyber et contient des informations qui lui sont spécifiques mais ces cinq opérations doivent être définies par toute méthode de chiffrement par clé publique.} ainsi que le format des données utilisées.
+Elle s'inspire beaucoup de certains passages du document \textit{CRYSTALS – Kyber: a CCA-secure module-lattice-based KEM}\footcite{bosCRYSTALSKyberCCAsecure2017}.
+
+\subsection{Format des données}
+
+Les données traitées par Kyber se présentent comme des vecteurs de valeurs.
+Mathématiquement, ces vecteurs s'interprètent comme des polynômes dans l'anneau modulaire $\mathbb{Z}_{256} [X] / (X^{256} + 1)$.
+En d'autres termes, un tel polynôme $g$ se présenterait ainsi :
+
+\begin{equation}
+ g = \sum_{i=0}^{255} c_i X^i
+\end{equation}
+
+où chaque coefficient $c_i \in {0 , \dots , 255}$ serait la i-ième valeur du vecteur.
+
+\subsection{Génération de la paire de clés : \texttt{KEYGEN}}
+
+La première opération est bien sûr la génération de la paire de clés, respectivement la clé publique $pk$ et la clé privée/secrète $sk$.
+Une bonne génération de clés nécessite une bonne source d'aléatoire, de façon à rendre impossible la tâche de diviner les contenus des clés.
+
+\subsection{Chiffrement à l'aide de la clé publique : \texttt{ENC}}
+
+L'opération de chiffrement consiste à créer un message chiffré $c$ à partir d'un texte clair $m$.
+Pour ce faire, on utilise la clé publique $pk$, de façon à ce qu'il ne soit possible de déchiffrer $c$ que si on est en possession de la clé privée $sk$.
+
+\subsection{Déchiffrement à l'aide de la clé privée : \texttt{DEC}}
+
+L'opération de déchiffrement prend un message chiffré $c$ et en restitue le texte clair $m$ correspondant.
+Cette opération doit être impossible sans la clé privée $sk$ de la même paire que celle à laquelle appartient la clé publique $pk$ qui a été utilisée pour chiffrer $m$.
+Ele est appliquée sur un espace fini (même si il peut être grand) dans lequel se trouvent nos messages $m$.
+En pratique, en informatique, on parle souvent de vecteurs d'octets d'une taille définie.
+
+\subsection{Création et encapsulation de la clé temporaire \texttt{ENCAPS}}
+
+On cherche à établir une clé partagée secrète $K$ des deux côtés du canal de communication.
+Pour la créer, l'opération \texttt{ENCAPS} prend en paramètre une clé publique $pk$ et retourne une clé partagée $K$ et un message chiffré $ck$ qui contient les informations nécessaires pour recréer $K$.
+On parle bien ici d'\textbf{une} clé $K$ possible car \texttt{ENCAPS} doit être probabiliste.
+Celà signifie que pour deux applications de l'opération sur la même clé $pk$, les sorties $K$ et $ck$ produites seront probablement différentes.
+Elle doit donc prendre ou trouver un paramètre additionnel implicite $r$, une information aléatoire.
+
+\subsection{Décapsulation de la clé temporaire \texttt{DECAPS}}
+
+Pour recréer la clé partagée $K$ du côté du canal correspondant à la clé privée, l'opération \texttt{DECAPS} prend en paramètre le message chiffré $ck$ créé par l'opération \texttt{ENCAPS} et la clé privée $sk$.
+Cette opération doit garantir que pour une paire de clés ($pk,sk$) saine, la clé reconstruite $K$ soit la même des deux côtés du canal.
+Pour celà, elle est de nature déterministe, contrairement à \texttt{ENCAPS}.
+
+
+\section{Utilité de la NTT dans le contexte de Kyber}
+
+Comme mentionné précédemment, l'implémentation de Kyber génère et traite des vecteurs de valeurs interprétables comme des polynômes.
+Certaines opérations sur les polynômes utilisées dans l'algorithme, comme la multiplication, sont coûteuses.
+Ces mêmes opérations deviennent beaucoup plus simples ou plus rapides à exécuter si les valeurs sont représentées dans le domaine de la \gls{ntt}.
+La \gls{ntt} est mise à profit à d'autres niveaux également.
+Par exemple, les clés privées sont constituées de trois polynômes dans le domaine de la \gls{ntt}.
+
+
+\section{Opérations mathématiques dans la NTT appliquée}
+
+Cette section résume les opérations mathématiques qui constituent l'application de la \gls{ntt} dans le cadre de Kyber.
+
+\subsection{Papillon}
+
+De manière générale, un \textit{papillon} est une opération qui prend en entrée deux données et en présente également deux en sortie, aux mêmes \textit{positions} ou dans les mêmes \textit{rôles} que les données d'entrée.
+On retrouve typiquement cette logique quand on veut mettre en relation tous les éléments d'un vecteur entre eux, comme c'est effectivement le cas dans la \gls{ntt}.
+
+\tbfigure{0.8}{papillon}{Principe d'une opération papillon}{tiré de https://slideplayer.com, ref. URL2.1}
+
+Cette image illustre bien ce principe d'interaction entre les éléments et la manière dont une suite d'opérations papillon font interagir les éléments d'un vecteur entre eux.
+Chaque élément du vecteur de sortie subit l'influence de tous les éléments du vecteur d'entrée.
+Cela est visible sur l'illustration si on observe chaque élément du vecteur de sortie comme la racine d'un arbre dont les feuilles sont tous les éléments des entrées: on constate bien que chaque élément de $X_{out}$ est connecté à tous les éléments de $x_{in}$.
+
+La nature d'une opération papillon unique dépend de l'application choisie.
+L'opération papillon particulière à laquelle nous nous intéressons dans ce travail est décrite par ces lignes, extraites du code de référence.
+
+\lstset{style=cstyle}
+\begin{lstlisting}[language=c]
+ t = fqmul(zeta, r[j + len]);
+ r[j + len] = r[j] - t;
+ r[j] = r[j] + t;
+\end{lstlisting}
+
+Ici, \texttt{r} est un tableau d'entiers de 16 bits (\texttt{int16\_t}).
+
+\subsection{Expression mathématique}
+
+On peut exprimer cette opération papillon sous forme d'équation de la manière suivante :
+
+\begin{equation}
+ butterfly(a,b,\zeta) = ( \; a + fqmul(b,\zeta) \; , \; a - fqmul(b,\zeta) \; )
+\end{equation}
+
+La fonction $fqmul$ est essentiellement une multiplication modulaire de Montgomery (d'après le mathématicien Peter Lawrence Montgomery) dont une formulation appliquée à notre problème figure ci-dessous.
+
+\begin{equation}
+ fqmul(x,y) = \floor{\frac{(x \times y) - (((((x \times y) \; mod \; 2^{16}) \times q_{inv}) \; mod \; 2^{16}) \times q)}{2^{16}}}
+\end{equation}
+
+Avec les constantes :
+
+\begin{equation}
+ q = 3329
+\end{equation}
+
+et
+
+\begin{equation}
+ q_{inv} = -3327
+\end{equation}
+
+Ces deux constantes sont propres à l'anneau dans lequel on effectue nos opérations, c'est-à-dire $\mathbb{Z}_q [X] / (X^n + 1)$ avec les valeurs constantes de $q = n = 256$\footcite{avanziCRYSTALSKyberAlgorithmSpecifications2021}.
diff --git a/meta/report/chapters/3_architecture.tex b/meta/report/chapters/3_architecture.tex
new file mode 100644
index 0000000000000000000000000000000000000000..34d208ca509bde8033686a55c23e63efadb4c613
--- /dev/null
+++ b/meta/report/chapters/3_architecture.tex
@@ -0,0 +1,237 @@
+% !TeX spellcheck = fr_FR
+
+
+\chapter{Chapitre 3 : Architecture}
+
+
+\section{Architecture globale}
+
+Le schéma ci-dessous montre les différents composants qui constituent notre implémentation de la \gls{ntt} et leurs interactions les plus importantes.
+
+\tbfigure{0.9}{NTT}{Schéma de l'architecture globale de l'implémentation de la NTT}{réalisé par Stefanovic Boris}
+
+Les éntrées \texttt{ADDR}, \texttt{DATA\_I} et \texttt{LOAD} permettent le chargement des données dans la mémoire.
+\texttt{GO} et \texttt{STOP} sont des signaux de contrôle et permettent respectivement de lancer l'opération de la \gls{ntt} et passer en mode d'écriture dans la mémoire.
+Les sorties \texttt{READY} et \texttt{VALID} sont des signaux de statut qui signifient respectivement que le composant est prêt à recevoir des données et que les données dans la mémoire sont le résultat d'une opération \gls{ntt} complétée.
+Il est possible de lire les données de la mémoire à l'aide du bus \texttt{DATA\_O}.
+Le bus d'adresse \texttt{ADDR} est utilisé aussi bien pour déterminer où un mot de données sera écrit en mémoire que quelle partie de la mémoire sera visible sur le bus de lecture de données.
+
+Cette implémentation se présente comme une machine d'état dont la coordination globale est confiée à \texttt{NttFsm}.
+Durant l'opération, un compteur (représenté dans le coin supérieur gauche du schéma) fournit une valeur représentant l'état d'avancement (on peut considérer celà comme une machine d'état subordonnée).
+Les données sont stockées dans des registres du composant au centre du schéma.
+Les opérations à effectuer sur ces données sont prises en charge par $N$ composants \texttt{Butterfly}, visibles à droite de la mémoire, $N$ étant un paramètre générique qui contrôle le degré de parallélisation de l'opération.
+Les deux composants restants, \texttt{IndexDispatcher} et \texttt{AddressTable}, permettent d'acheminer les bonnes données aux composants opérateurs en fonction de l'état d'avancement.
+Autrement dit, ils se chargent de faire en sorte que chaque composant \texttt{Butterfly} soit à tout moment connecté aux bons emplacements de la mémoire.
+
+
+\section{Butterfly}
+
+Revenons maintenant aux opérations de la \gls{ntt} elles-mêmes.
+Le composant \textit{Butterfly} implémente l'opération \textit{Papillon} décrite dans le chapitre précédent.
+Les opérations de la \gls{ntt} sont relativement basiques: trois multiplications, deux soustractions, une addition et quelques décalages.
+En voici une description graphique.
+
+\tbfigure{0.8}{Butterfly}{Schéma de Butterfly}{réalisé par Stefanovic Boris}
+
+Dans l'implémentation logicielle, cette opération est répétée un grand nombre de fois (896 fois, précisément) sur un tableau de 256 valeurs, affectant deux positions du tableau à chaque itération.
+Pour accélérer l'algorithme, nous répétons le placement de ce composant plusieures fois, de façon à paralléliser ces calculs.
+
+\subsection{Fqmul}
+
+L'îllustration suivante décrit l'implémentation du composant qui implémente la fonction $fqmul$.
+On notera que les divisions entières et les modulos de la formule ont toujours pour deuxième opérande une puissance de deux: il s'agit donc de décalages, des opérations peu coûteuses.
+L'essentiel du coût de ce composant est dû aux trois multiplicateurs.
+
+\tbfigure{0.8}{Fqmul}{Schéma de Fqmul}{réalisé par Stefanovic Boris}
+
+
+\section{MemoryBuffer}
+
+Isoler les opérations mathématiques de la \gls{ntt} est relativement facile.
+Une partie de notre implémentation qui a demandé beaucoup d'attention est la mémoire dans laquelle les données actives sont stockées.
+
+Notre méthode d'accélération impose trois contraintes à l'implémentation de la mémoire :
+
+\begin{itemize}
+ \item Chaque papillon doit pouvoir lire, traiter et écrire deux mots à la fois.
+ \item Cette logique de mise à jour doit pouvoir être répétée plusieurs fois en parallèle mais sur des paires de cellules-mémoire différentes.
+ \item Les suites de cellules-mémoire auxquelles on accède ne sont pas contigües.
+\end{itemize}
+
+Celà implique qu'une \gls{ram} traditionnelle se prête mal à ce cas de figure.
+Nous avons donc besoin d'implémenter une sorte de mémoire \textit{random access} à $2*N$ canaux de lecture/écriture, avec $N$, le nombre de papillons utilisés.
+Kyber requiert une application de la \gls{ntt} sur 256 mots à la fois.
+Naturellement, on peut deviner que le nombre ($N$) maximal de papillons sera inférieur ou égal à 128 car chaque papillon a besoin de lire et écrire dans deux cellules-mémoire à la fois, sans collisions avec les accès mémoires des autres papillons.
+De plus, toute valeur de $N$ qui est une puissance de deux inférieure ou égale à 128 est acceptable et possible en tant que nombre de papillons.
+Nous n'avons pas mis au propre de preuve mathématique formelle appuyant cette affirmation mais un code C la démontrant empiriquement a été produit et se trouve dans le dépôt git du projet ainsi qu'en annexe.
+
+Notre implémentation est bien entendu générique par rapport aux nombre de paires de ports.
+Ci dessous elle est illustrée pour une utilisation avec quatre papillons ($N = 4$)\footnote{Une version interactive de ce schéma, utilisable dans le logiciel logisim-evolution, est fournie dans le dépôt git du projet.}.
+
+\tbfigure{1.0}{MemoryBuffer}{Schéma de MemoryBuffer}{réalisé par Stefanovic Boris, à l'aide du logiciel logisim-evolution}
+
+Les différentes parties de la logique sont décrites ci-dessous.
+On peut déjà voir qu'une grande partie de la logique est constituée de démultiplexeurs.
+En réalité, il s'agit bien d'une logique de décodage d'adresses.
+Chaque mot de données en entrée, sur le bus de données, est accompagné d'une addresse, sur le bus d'adresses.
+Pour toute position $k$, le $k$-ième mot du bus de données est destiné au registre dont l'adresse est écrite au $k$-ième mot (de taille différente de la taille du mot de données) du bus d'adresses.
+
+\subsection{Entrées}
+
+Tout d'abord, intéressons nous aux entrées.
+
+\tbfigure{0.3}{mem1in}{MemoryBuffer : mise en évidence des entrées}{réalisé par Stefanovic Boris}
+
+Le signal \texttt{UPDATE} permet une mise à jour de tous les registres en parallèle.
+Le signal \texttt{LOAD} permet l'utilisation de cette mémoire un mot à la fois.
+Chacun de ces deux signaux est accompagné d'un bus d'adresses et d'un bus de données.
+Ces bus sont évidemment beaucoup plus grands du côté de \texttt{UPDATE} que du côté de \texttt{LOAD}.
+La séparation des logiques et des bus de \texttt{LOAD} et de \texttt{UPDATE} peut sembler peu efficace en termes de ressources au premier abord mais elle simplifie beaucoup (encore une fois en termes de ressources) la logique de décodage et d'acheminement des données.
+Il n'y a donc aucun avantage à faire en sorte que les logiques de \texttt{LOAD} et de \texttt{UPDATE} partagent le même bus\footnote{De plus, lors de la synthèse, le logiciel utilisé procèdera à toute une série de simplifications et d'optimisations qui réduiront un peu la quantité de ressources utilisées.}.
+
+\subsection{Write enable}
+
+Voici la logique correspondant au \textit{write enable} qui sera envoyé à un, tous ou une partie des registres (dépendamment du paramètre $N$ et de l'état de \texttt{LOAD} et \texttt{UPDATE}).
+
+\tbfigure{0.3}{mem2we}{MemoryBuffer : mise en évidence des la construction du write enable}{réalisé par Stefanovic Boris}
+
+Il faut garder à l'esprit que dans une utilisation correcte de \texttt{MemoryBuffer}, \texttt{LOAD} et \texttt{UPDATE} ne prendront jamais la valeur de \texttt{'1'} en même temps.
+Par conséquent, le fait que le multiplexeur au centre des deux illustrations suivantes donne la \textit{priorité} à la logique du \texttt{LOAD} n'est pas à interpréter; on aurait aussi bien pu faire que ce multiplexeur soit contrôlé par \texttt{UPDATE} et en intervertir les deux entrées.
+
+\subsection{Décodage des adresses}
+
+Sur l'image ci-dessous, on peut observer la logique du décodage des adresses.
+
+\tbfigure{1.0}{mem3addr}{MemoryBuffer : mise en évidence du décodage d'adresses}{réalisé par Stefanovic Boris}
+
+Pour la résumer, on peut dire qu'elle sert à envoyer le signal de \textit{write enable} sur les bons registres, en fonction des adresses présentes sur les bus d'adresse.
+Tout comme \texttt{LOAD} et \texttt{UPDATE} ne sont pas censés être actifs en même temps, le comportement du composant est \textbf{non-défini} pour le cas où le signal \texttt{UPDATE} serait actif et deux adresses du bus désigneraient le même registre.
+La grande porte \texttt{OU} n'est là que par souci de montrer une logique synthétisable.
+Il est possible que le code \gls{hdl} fourni produise une logique un peu différente.
+Les valeurs \texttt{REG\_IN\_X} sont décrites dans le schéma suivant.
+
+\subsection{Acheminement des données}
+
+Les données, quand à elles, sont acheminées par une logique fort similaire à celle des adresses mais au lieu d'affecter le port \texttt{WE} des registres, elle produit les données qui se présenteront sur le port \texttt{D}.
+
+\tbfigure{1.0}{mem4data}{MemoryBuffer : mise en évidence de l'acheminement des données}{réalisé par Stefanovic Boris}
+
+\subsection{Sorties parallèles}
+
+Voici une description du bus de données de sortie parallèles.
+
+\tbfigure{0.8}{mem5parallel}{MemoryBuffer : mise en évidence du bus de données de sortie à plusieurs mots en parallèle}{réalisé par Stefanovic Boris}
+
+\subsection{Sortie unique}
+
+Et finalement, le bus de données de sortie en accès unique.
+On notera que la logique de celui-ci est très similaire à celle du bus des sorties parallèles.
+
+\tbfigure{0.7}{mem6single}{MemoryBuffer : mise en évidence du bus de sortie à un mot}{réalisé par Stefanovic Boris}
+
+Pour ces deux derniers ports, les registres qu'ils représentent sont déterminés par les bus d'adresses qui servent aussi lors des écritures.
+Une écriture simple se fera en plaçant la bonne adresse sur le bus correspondant, en gardant \texttt{LOAD} et \texttt{UPDATE} à \texttt{'0'}.
+
+
+\section{Machine d'état}
+
+Le déroulement de la \gls{ntt} est contrôlé par une machine d'état.
+
+\tbfigure{0.9}{Fsm}{Machine d'état contrôlant l'implémentation de la NTT}{réalisé par Stefanovic Boris}
+
+On distingue trois états :
+
+\begin{itemize}
+ \item \texttt{IDLE} : prêt à recevoir les données sur lesquelles la \gls{ntt} sera effectuée
+ \item \texttt{CALC} : calcul en cours; il est impossible d'interagir avec le composant si ce n'est pour l'interrompre et invalider ses données
+ \item \texttt{DONE} : fin; le composant a terminé le calcul de la \gls{ntt} des données qui étaient présentes dans la mémoire à la sortie de l'état \texttt{IDLE}
+\end{itemize}
+
+Le lancement du calcul se contrôle à l'aide du signal \texttt{GO}.
+Le retour à l'état \texttt{IDLE} est toujours possible en un coup d'horloge et se fait au moyen du signal \texttt{STOP}.
+
+
+\section{Counter}
+
+Counter est un simple compteur à la différence près que la valeur maximale n'est pas déterminée par la taille du registre interne mais par une valeur arbitraire.
+
+\tbfigure{0.9}{Counter}{Exemple de Counter à sept positions}{réalisé par Stefanovic Boris}
+
+Les signaux \texttt{FULL} et \texttt{OVERFLOW} sont adaptés en conséquence de cette particularité.
+Dans le cadre de notre implémentation, \texttt{FULL} permet de contrôler le passage de la machine d'état de l'état \texttt{CALC} à l'état \texttt{DONE}.
+Utiliser \texttt{FULL} au lieu de \texttt{OVERFLOW} à cette fin nous gagne un coup d'horloge sans coût supplémentaire.
+
+
+\section{AddressTable}
+
+Ce composant permet de connecter la paire de registres du composant MemoryBuffer correspondant au coup d'horloge courant au papillon correspondant.
+Il ne contient plus de table d'adresses\footnote{Le nom du composant a été gardé car sa fonction n'a pas changé.}.
+Celles-ci ont été remplacées par des expressions matérielles de formules mathématiques, réduisant dramatiquement la quantité de ressources nécessaires.
+La seule table restante est celle des \texttt{ZETAS}.
+Le calcul de ses valeurs est cher et a été précalculé.
+Dans l'implémentation de référence, ces valeurs se présentent aussi sous forme d'un tableau de constantes.
+Cette sous-partie de ce composant est donc considéré comme non-simplifiable.
+
+\tbfigure{0.9}{AddressTable}{Schéma de AddressTable}{réalisé par Stefanovic Boris}
+
+
+\section{IndexDispatcher}
+
+IndexDispatcher informe chaque papillon (à travers \texttt{AddressTable}) des cellules-mémoire que ce dernier doit mettre à jour au prochain flanc montant du signal d'horloge.
+
+\tbfigure{0.9}{IndexDispatcher}{Schéma de IndexDispatcher}{réalisé par Stefanovic Boris}
+
+Ce composant est simple à comprendre mais un peu volumineux en raison de ses $N$ multiplicateurs.
+
+
+\section{Memory-map}
+
+Nous avons cherché à implémenter un memory-map qui permettrait l'utilisation du composant \gls{ntt} en tant que périphérique, sur un bus, à travers une interface \gls{axi}, par exemple.
+Nous le présentons à part du coeur de l'architecture car ces informations sont utiles dans des contextes très différents: d'un côté nous avons l'élaboration du matériel, de l'autre nous avons son utilisation depuis un logiciel ou firmware écrit en langage C, par exemple.
+Si au moment de l'écriture de ce document, ce memory-map n'a pas encore été complètement implémenté et testé, nous présentons tout de même les registres que nous prévoyons d'y inclure et leur utilisation.
+
+\subsection{Adresses}
+
+Pour un système dans lequel il y a suffisamment d'adresses, nous envisageons l'utilisation de \textbf{258 adresses}, dont les 256 premières seraient directement connectées au composant interne \texttt{MemoryBuffer}.
+Cette façon de faire a l'avantage de permettre l'utilisation de cette mémoire à partir d'un code C de la même manière que serait utilisé un buffer de 256 \texttt{int16\_t} du côté logiciel.
+On aurait donc \textbf{9 bits d'addresse} réservés à l'usage interne au composant.
+
+\subsection{Registres}
+
+Le tableau suivant présente les différents registres publiés par le wrapper.
+
+Dans l'ordre des colonnes, on a:
+
+\begin{itemize}
+ \item l'adresse du registre, relative à l'offset du périphérique dans le memory-map global du système
+ \item le type d'accès autorisé: R/W (lecture, écriture ou les deux)
+ \item le nom du registre
+ \item sa fonction bit par bit; l'effet de l'accès sur le composant \gls{ntt}
+\end{itemize}
+
+\tbtables{registerlist}{Liste des registres}{|l|c|c|m{18em}|}{
+ \hline
+ Adresse relative & Type d'accès & Nom & Fonction \\
+ \hline
+ \hline
+ \texttt{0x000 - 0x0FF} & R/W & \texttt{DATA} & [15..0] : lecture et écriture dans la mémoire interne \\
+ \hline
+ \texttt{0x100} & R & \texttt{STATUS} & [0]:ready (le composant est en mode lecture) ; [1]:valid (calcul terminé) \\
+ \hline
+ \texttt{0x101} & W & \texttt{CONTROL} & [0]:go (lance le calcul) ; [1]:stop (passe en mode lecture) ; [2]:intack (quittance de l'interruption) \\
+ \hline
+}
+
+\subsection{Interruptions}
+
+Le wrapper sera responsable de lever une interruption à la fin du calcul de la \gls{ntt}, c'est-à-dire lors du passage à l'état \texttt{DONE}.
+Elle serait quittancée par l'écriture d'un 1 dans le bit \texttt{intack} du registre de contrôle.
+
+\subsection{Modèle de memory-map alternatif}
+
+Une autre façon plus compacte d'adresser le périphérique serait de placer un compteur dans le périphérique et de n'avoir qu'une seule adresse de lecture et d'écriture de la mémoire interne.
+Le compteur garderait en mémoire le nombre de valeurs déjà lues.
+À chaque lecture/écriture, la valeur du compteur serait incrémentée de un.
+L'accès à la mémoire interne se ferait donc toujours dans l'ordre des adresses.
+Une signification serait ajoutée à un bit libre du registre de contrôle afin de permettre sa réinitialisation explicite, en plus de sa réinitialisation automatique lors de chaque changement d'état de la machine d'état.
+Cette méthode ne nécessiterait que \textbf{3 bits d'adresse}.
diff --git a/meta/report/chapters/4_resultats.tex b/meta/report/chapters/4_resultats.tex
new file mode 100644
index 0000000000000000000000000000000000000000..8bbdd3a1bb238b393245c36144317e224a72bc39
--- /dev/null
+++ b/meta/report/chapters/4_resultats.tex
@@ -0,0 +1,65 @@
+% !TeX spellcheck = fr_FR
+
+
+\chapter{Chapitre 4 : Résultats, Simulations, Mesures}
+
+
+\section{Note sur le matériel de test et de démonstration}
+
+Le matériel mis à disposition pour ce travail est une carte Kria KV260.
+Celle-ci contient, en plus de la logique de \gls{fpga}, plusieurs processeurs \textit{hardcore}\footnote{Un processeur dit hardcore est physiquement présent sur la carte et non-modifiable, contrairement à un processeur dit softcore qui serait implémenté dans la FPGA.}.
+Il est aussi possible de faire fonctionner un noyau linux et un système d'exploitation sur l'un d'eux.
+Cette carte se prête bien au test de notre \gls{ntt}, de par sa similarité avec notre hypothèse d'utilisation: un co-processeur qui irait de paire avec le \gls{cpu} qui prendrait en charge un système complet.
+
+
+\section{Utilisation des ressources}
+
+Le graphe suivant présente le nombre de \gls{lut} utilisées en fonction du degré de parallélisation $N$.
+
+\tbfigure{0.9}{resources}{LUT utilisées en fonction du degré de parallélisation}{réalisé par Stefanovic Boris}
+
+Les autres ressources (hormis les registres) suivent une progression similaire, à moindre échelle, mais ce seront toujours les \gls{lut} qui constitueront le facteur limitant sur la plupart des \gls{fpga}.
+En effet, à partir de $N = 32$, cette implémentation de la \gls{ntt} utilise plus de \gls{lut} que n'offre la Kria KV260\footnote{Il existe des cartes capables d'accomoder les versions aux degrés de parallélisation supérieurs mais ces versions n'ont pas été synthétisées, par manque de mémoire vive sur l'ordinateur utilisé.}.
+
+Le nombre de registres utilisés varie beaucoup moins, de \textbf{4108} pour la version la \textbf{moins} parallélisée à \textbf{4101} pour la version la \textbf{plus} parallélisée, avec un pas de 1 d'une version à l'autre.
+Il est normal que ce nombre change peu, sachant que la quantité de données à traiter est indépendante du degré de parallélisation.
+Le pas de 1 et la proportionalité inverse entre le degré de parallélisation et la contribution au nombre de registres utilisés sont probablement dues au compteur.
+En effet, si le nombre de composants papillons double, le temps nécessaire pour compléter l'opération de la \gls{ntt} diminue de moitié, réduisant le nombre de bits nécessaire pour stocker la valeur maximale du compteur de un.
+
+
+\section{Décompte des coups d'horloge pour une opération NTT complète}
+
+Voici les étapes de notre implémentation de la \gls{ntt}, associées au nombre de cycles d'horloge nécessaires pour les compléter.
+\texttt{N} est le degré de parallélisation de calcul (le nombre de papillons): une puissance de deux (entière) telle que $N \in [ 1 ; 128 ]$ donc $N_{max} = 128$.
+\texttt{P} est le degré de parallélisation de transfert, c'est-à-dire le nombre de mots écrits ou lus en une fois dans la mémoire\footnote{La parallélisation de transfert n'a pas encore été implémentée au moment de l'écriture de ces lignes mais nous considérons que cette amélioration sera triviale à implémenter.}.
+Sachant que pour le moment, la taille des mots utilisés est de 16 bits, la valeur maximale de \texttt{P} pour une communication par un bus \gls{axi} courant (limité à 32 bits de largeur de données) est $P_{max} = 2$.
+
+\tbtables{clockrepartition}{Répartition des coups d'horloge par opération}{|l|c|}{
+ \hline
+ Operation & Clock Cycles \\
+ \hline
+ Passer en mode \texttt{IDLE} & 1 \\
+ \hline
+ Remplir la mémoire & 256 \\
+ \hline
+ Calculer la NTT & $896 / N$ \\
+ \hline
+ Lire tous les contenus de la mémoire & 256 \\
+ \hline
+ \hline
+ Total & $1 + \frac{512}{P} + \frac{896}{N}$ \\
+ \hline
+}
+
+Concrètement, pour prendre l'exemple d'un périphérique \gls{ntt} avec un degré de parallélisation maximal, sur un bus \gls{axi} v4 standard, l'opération complète prendrait $1 + \frac{512}{2} + \frac{896}{128} = 264$ cycles d'horloge.
+
+
+\section{Fréquence d'exploitation}
+
+\tbfigure{0.9}{delay}{Retard dû aux chemins combinatiores en fonction du degré de parallélisation}{réalisé par Stefanovic Boris}
+
+Ce graphe met en relation les retards dûs aux chemins combinatoires et au routage réunis.
+Ces données ont été extraites du rapport d'implémentation de Vivado.
+Comme ces valeurs nous paraissent un peu hautes, nous considérons la forte possibilité d'erreurs dans notre manipulation du logiciel.
+En effet, nous attendions des valeurs qui ne dépasseraient pas 30 ns.
+Celà-dit, comme notre implémentation privilégie la parallélisation à une très haute fréquence d'horloge, ces valeurs n'atteindront jamais des minima exceptionnels.
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@@ -0,0 +1,45 @@
+% !TeX spellcheck = fr_FR
+
+\chapter*{Conclusion}
+\addcontentsline{toc}{chapter}{Conclusion}
+
+
+Dans le cadre de ce travail, nous avons créé une architecture matérielle pour la \gls{ntt}.
+Avant de nous lancer dans l'élaboration elle-même, nous avons survolé les travaux de recherche existants dans le domaine des implémentations matérielles de Kyber et de la \gls{ntt}.
+Nous avons aussi exploré quelques bases théoriques sur lesquelles reposent Kyber et plus particulièrement la \gls{ntt}.
+Nous avons délimité le cadre de la \gls{ntt} propre à notre application et identifié de façon abstraite les différentes séquences d'opérations qui constitueraient une implémentation de cette \gls{ntt}.
+Parallèlement à ces recherches, nous avons pris en main et nous nous sommes habitués à SpinalHDL, un langage de description de matériel de haut-niveau et à travers son \gls{api} de simulation, Verilator, un outil permettant une simulation efficace avant la synthèse.
+À cette occasion, nous avons appris les bases du langage Scala et quelques concepts qui lui sont propres.
+Une fois ces préparations faites, nous avons conçu une architecture matérielle basée sur la \gls{ntt} telle qu'elle se présente dans l'implémentation logicielle de référence de Kyber.
+Pour continuer, nous avons identifié une méthode d'accélération dont le point central est un modèle de mémoire sur mesure qui offre une grande liberté au niveau des accès parallèles.
+Une fois l'architecture établie, nous avons écrit la description de chaque composant qui en fait partie, accompagnée à chaque fois d'un code de simulation.
+Après avoir validé tous les composants, nous avons validé l'architecture de la \gls{ntt} dans son ensemble en comparant les résultats qu'elle produisait en simulation à ceux de l'implémentation de référence.
+Finalement, nous avons évalué notre architecture, théoriquement et empiriquement, en nous aidant des rapports de synthèse et d'implémentation de Vivado pour la partie empirique.
+En celà, nous pouvons dire que la majeure partie des objectifs initiaux a été atteinte.
+
+Ce projet à regroupé nombre de techniques et de technologies différentes.
+Ceci est dû à la liberté qui nous a été donnée de choisir l’approche et l’outil adaptés à chaque situation rencontrée.
+Ce fut un exercice utile, formateur et agréable qui complète les connaissances acquises tout au long de notre formation.
+Pour citer les domaines où j'ai le plus appris, il y a : une compréhension de principes de cryptographie, l’apprentissage d’un langage de programmation, la modélisation en logiciel pour comprendre le fonctionnement d’un problème composite, une réflexion sur une interface hardware/software et l’évaluation d’une architecture par rapport à des métriques pertinentes.
+Pour toutes ces compétences approfondies, j'ai tout particulièrement apprécié découvrir le design flow de SpinalHDL.
+Finalement, ce travail m’a donné l’occasion d’exercer mes capacités de communication technique et même si elle peut encore être améliorée, j’ai acquis une appréciation un peu plus critique du travail que représente l’écriture d’une bonne documentation technique, une expérience essentielle pour un travail au sein d’une équipe.
+
+En ce qui concerne les améliorations immédiates qu'il serait possible d'apporter a notre implémentation de la \gls{ntt}, on considère les deux suivantes.
+D'une part, comme vu dans le quatrième chapitre, la période d'horloge augmente si le degré de parallélisation augmente.
+Une première approche pour en limiter les effets sur l'efficacité globale serait de placer notre logique dans un autre domaine d'horloge et communiquer entre les deux à l'aide de streams et de buffers.
+Si il s'avère que cette option n'est pas intéressante, il s'agirait de trouver le degré de parallélisation optimal qui serait un bon compromis entre parallélisation et fréquence d'horloge globale.
+D'autre part, un problème d'optimisation similaire se présente au niveau des multiplicateurs.
+Pour le moment, toutes les multiplications se font de façon entièrement combinatoire.
+Si cette approche est rapide localement, elle utilise beaucoup de ressources et la taille des chemins combinatoires résultants peut limiter la fréquence d'horloge maximale atteignable par cette architecture.
+Il s'agirait donc de faire des multiplicateurs qui fonctionneraient sur plusieurs coups d'horloge, ce qui réduirait la quantité des ressources utilisées et pourrait bien améliorer la fréquence d'horloge maximale.
+
+La continuation de ce projet, comme je l'imagine, se réaliserait en suivant à peu près les étapes suivantes.
+Actuellement, un seul des grands blocs de Kyber est implémenté.
+Il s'agit maintenant d'en implémenter les autres grandes parties.
+Pour chacune de ces parties, tout comme celà a été fait pour la \gls{ntt}, une fois le coeur de la logique implémenté, il faudrait prévoir deux interfaces: une pour son utilisation en tant que périphérique (memory-mapped) et une de plus bas-niveau, pour une interaction directe avec d'autres blocs matériels.
+Avec toutes les parties implémentées ainsi, il sera possible d'interconnecter tous les composants par leurs interfaces bas-niveau (en abandonnant le memory-maps des parties).
+C'est à ce moment-là que pourra commencer un grand travail d'optimisation sur l'ensembre de l'implémentation de Kyber, après laquelle le code résultant serait méconnaissable.
+Le travail se terminerait par la création et la documentation d'un memory-map global, pour toutes les opérations de Kyber accélérées dans l'implémentation résultante et d'une interface \gls{axi} (ou autre, selon les besoins).
+
+Malgré le fait que ce projet ne soit pas encore à l'état d'implémentation matérielle complète et optimisée, je suis heureux de l'avoir choisi et d'y avoir participé.
+J'espère aussi qu'un-e autre étudiant-e le reprendra et continuera son développement car je suis d'avis qu'il s'agit d'un magnifique projet, à l'intérêt aussi bien académique que pratique.
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@@ -0,0 +1,64 @@
+% !TeX spellcheck = fr_FR
+\chapter*{Introduction}
+\addcontentsline{toc}{chapter}{Introduction}
+
+Les systèmes cryptographiques utilisés de nos jours sont à risque.
+Dans un futur proche, un ordinateur quantique pourrait être capable de mener avec succès des attaques sur des systèmes qui sont aujourd'hui considérés comme extrêmement sûrs.
+Même si les ordinateurs quantiques tardaient à se répandre, la recherche de systèmes cryptographiques supérieurs est toujours souhaitable.
+Dans cette optique, en 2016, le \gls{nist} a organisé un councours dans le but d'appeler les talents à élaborer des algorithmes qui seraient viables dès à présent mais aussi robustes face aux attaques qui s'appuieraient sur les moyens matériels du futur.
+Ainsi, le \gls{nist} lance le processus de standardisation de la cryptographie post-quantique, de façon à ce que la transition des systèmes actuels à un système post-quantique puisse se faire dans les temps.
+Six ans plus tard, l'organisme annonce les premiers algorithmes retenus.
+Parmi les finalistes du concours se trouve Kyber, un mécanisme d'encapsulation de clés (\gls{kem}).
+En août 2024, l'organisme publie trois standards de chiffrement dont Kyber fait partie\footcite{boutinNISTReleasesFirst2024}.
+Dans le standard, Kyber porte le nom de \gls{mlkem}.
+Ces deux appellations pourront être utilisées de manière interchangeable dans ce document.
+Les standards sont accompagnés de codes et d'outils facilitant leur mise en place.
+Le \gls{nist} recommande l'adoption immédiate de ces standards.
+
+Depuis des années, des \gls{asic} complémentent les \gls{cpu} afin d'accélérer les opérations cryptographiques.
+Les composants ajoutés dans les \gls{cpu} de Intel, responsables de prendre en charge les instructions de type \gls{aesni}, en sont un exemple\footcite{rottIntelAdvancedEncryption2012}.
+De la même manière, il est facile d'imaginer la création d'un co-processeur qui permettrait d'accélérer les opérations relatives à la cryptographie post-quantique (ou \gls{pqc}).
+Chaque implémentation \gls{asic}, au début de son élaboration, passe par une phase d'expérimentation sur \gls{fpga}.
+Les \gls{fpga} sont des circuits intégrés particuliers dont il est possible de reprogrammer la logique interne, au niveau du registre et de la porte logique.
+Une brève vulgarisation du fonctionnement des \gls{fpga} sera présentée dans le chapitre dédié aux outils.
+
+La spécification de Kyber, ainsi qu'une implémentation logicielle de référence écrite en C et son code source ont été rendues publiques.
+Une implémentation complète de Kyber a été faite en \gls{hls} par Guerrieri, Da Silva Marques, Regazzoni et Upegui\footcite{Guerrieri2022}.
+\gls{hls} est un outil permettant une implémentation matérielle rapide d'un code logiciel en C.
+Le prix du développement rapide qu'il offre est au détriment de la maîtrise précise de ce qu'il se passe au niveau \gls{rtl}.
+Au niveau \gls{rtl}, justement, il est encore beaucoup plus difficile de trouver une implémentation de Kyber fonctionnelle ou même accessible.
+Suite à ces travaux, la prochaine étape qui se présente naturellement est d'écrire une description dans un \gls{hdl} qui permet un contrôle précis du déroulement de l'opération, au coup d'horloge près.
+
+L'objet de ce travail de bachelor\footnote{Ce travail de bachelor n'a pas été effectué dans la continuité d'un travail de semestre mais à partir de zéro, après un changement de sujet.} est d'essayer d'accélérer matériellement certaines parties de Kyber.
+À défaut d'avoir suffisamment de temps pour la réalisation d'une implémentation matérielle complète, nous avons choisi de nous concentrer sur la \gls{ntt}.
+La \gls{ntt} est une transformation mathématique qui s'applique sur les polynômes d'un anneau modulaire.
+Elle permet de présenter les données sous une autre forme qui facilite nombre d'opérations et de calculs nécessaires à Kyber.
+Il s'agit donc d'un élément central de ce qui serait une implémentation efficace.
+De plus, dans l'implémentation \gls{hls} de Kyber, la \gls{ntt} est l'une des parties les plus importantes en termes de ressources utilisées, ce qui porte à croire qu'il s'agit soit d'un élément complexe, soit d'un élément hautement optimisable, ce qui nous conforte dans notre choix de commencer par cette partie-là.
+
+Les contraintes fixées pour ce travail sont les suivantes.
+Premièrement, la description doit se faire dans un \gls{hdl} qui offre un contrôle au niveau de la porte logique et du registre.
+Nous opposerons celà aux langages de type \gls{hls}.
+Deuxièmement, si pour le moment, la \gls{ntt} est la seule partie accélérée, il faut compter avec et sur l'intégration du composant dans une chaîne d'opérations matérielles.
+Il faut donc prévoir deux modes de fonctionnement: l'accès au composant de façon indépendante par un memory-map ainsi que l'intégration du composant dans une chaîne de traitement dont les données sont streamées.
+Troisièmement, l'implémentation doit être suffisamment générique, de façon à permettre de choisir le rapport entre les importances relatives accordées à la latence et à l'économie des ressources.
+Pour faciliter cette approche, nous avons décidé d'utiliser SpinalHDL.
+SpinalHDL est un \gls{hdl} de haut-niveau, offrant des outils de génération puissants mais dont les équivalences avec des \gls{hdl} de plus bas niveau comme le \gls{vhdl} restent évidentes.
+Les avantages et particularités de cet outil seront décrits dans le chapitre dédié aux outils utilisés.
+Ce choix a imposé une étape d'apprentissage de l'outil et de ses dépendances.
+
+Diverses équipes dans le monde se sont déjà intéressées à une description matériellle de Kyber.
+Ce qui distingue ce travail de leurs effors est d'une part, l'accessibilité du code source: celui-ci n'est soumis à aucun contrat de confidentialité.
+D'autre part, parmi les travaux trouvés en ligne, aucun n'utilise SpinalHDL, ce qui en fait une occasion d'en faire un test pratique de l'outil et en augmenter l'expérience cumulée au sein des équipes de la \gls{hepia}.
+Finalement, un intérêt plus académique et personnel s'ajoute aux précédents dans le fait que ce projet permet de suivre l'évolution d'une idée en partant de son expression mathématique jusqu'à la création d'un composant matériel effectuant la même opération.
+
+Nous avons commencé par un survol des bases mathématiques sur lesquelles reposent Kyber et la \gls{ntt}.
+En parallèle, nous avons parcouru les résultats obtenus par des chercheurs qui se sont déjà penchés sur la question traitée, de façon à identifier quelques métriques pour évaluer nos propres avancées.
+Ensuite, nous avons choisi l'angle par lequel nous allions aborder la matérialisation de Kyber: composant par composant, en commençant par la \gls{ntt}.
+S'ensuivit l'implémentation des sous-composants de la \gls{ntt} et la simulation poussée de chacun d'entre eux.
+Pour finir, nous avons spécifié la façon dont le co-processeur créé communiquerait avec le reste d'un système générique à travers un bus ainsi qu'une interface plus rapide pour la communication de type stream.
+
+Dans un premier temps, ce document passera en revue les outils principaux utilisés dans le cadre de ce travail et leur utilité spécifique à ce dernier.
+Dans un deuxième temps, il énoncera brièvement les principes et opérations mathématiques et cryptographiques utilisées par l'implémentation réalisée.
+Ensuite, il entamera la partie la plus riche du travail, qui décrira en détail l'architecture créée.
+Finalement, le dernier chapitre se penchera sur la question de la méthode et des métriques utilisées dans les tests ainsi que dans l'estimation des performances.
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+\chapter*{Résumé}
+
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+ {\includegraphics[height=1.29cm]{template/images/title/hepia_logo}};
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+ {\includegraphics[height=1.29cm]{template/images/title/hes-so_geneve_logo}};
+
+\addcontentsline{toc}{chapter}{Résumé}
+\thispagestyle{noheader}
+
+\begin{spacing}{0.956}
+\vspace{0.5cm}
+
+
+Pour se préparer à l'apparition d'ordinateurs quantiques, le NIST a lancé un concours en 2016 dont le but était de construire un standard de cryptographie post-quantique.
+Un des algorithmes proposés est CRYSTALS-Kyber, qui est un mécanisme d'encapsulation de clés.
+L'objet de ce travail consiste à proposer une architecture permettant d'accélérer matériellement Kyber.
+La solution visée à long terme est la construction d'un co-processeur ASIC auquel l'intégralité ou les parties les plus coûteuses de Kyber seraint déléguées.
+Ce projet s'inscrit dans la continuité d'une implémentation de Kyber en HLS faite précédemment à HEPIA.
+Pour ce travail, nous avons découvert SpinalHDL et adopté son design flow.
+L'implémentation présentée dans ce travail a donc été décrite en HDL pour être testée sur FPGA.
+L'approche adoptée ici est modulaire et incrémentale : chaque grande partie de l'algorithme implémentée doit pouvoir être utilisée indépendamment, permettant le \textit{co-design} hardware/software et le remplacement progressif du code logiciel.
+Certaines données traitées dans le flot de Kyber doivent être présentées dans le domaine de la \textit{Number Theoretic Transform (NTT)}, une transformation mathématique qui s'applique sur des polynômes définis sur des anneaux modulaires.
+La première phase de ce projet consiste à analyser cette transformation.
+La deuxième partie de ce travail décrit l'implémentation de cette opération centrale de l'algorithme.
+L'architecture conçue se sépare en différents blocs qui s'inspirent fortement du code de référence.
+Elle privilégie la parallélisation et, pour ce faire, repose sur un modèle de mémoire particulier qui supporte un grand nombre d'accès simultanés.
+L'implémentation est fonctionnelle et atteint des niveaux de parallélisation très intéressants mais limite un peu trop la fréquence d'horloge et mériterait une optimisation à ce niveau-là.
+
+
+\vfill
+\begin{center}
+ {\includegraphics[]{img/title}}\\*
+\vfill
+
+{
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+%%%%%%%%%%%%%%%%%%%%%%%%%% DO NOT MODIFY THE TABLE BELOW %%%%%%%%%%%%%%%%%%%%%%%
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+ \begin{tabular*}{16cm}{p{7.59cm} p{7.58cm}}
+ \small Candidat-e: & \small Professeur-e(s) responsable(s):\\*[10pt]
+ \small\textbf{\textsc{\Author}} & \small\textbf{\textsc{\Professor}}\\*[10pt]
+ \footnotesize Filière d’études : ISC & \footnotesize \textbf{En collaboration avec:} ELCA Security\\*[10pt]
+ \footnotesize {} & \footnotesize Travail de bachelor soumis à une convention de stage en entreprise: \Convention\\*[20pt]
+ \footnotesize {} & \footnotesize Travail soumis à un contrat de confidentialité: \Confidentiel\\*[10pt]
+ \end{tabular*}\\*[1.9cm]
+}
+
+\end{center}
+\end{spacing}
diff --git a/meta/report/meta/acknowledgements.tex b/meta/report/meta/acknowledgements.tex
new file mode 100644
index 0000000000000000000000000000000000000000..00d87e7d773e9a78d96d9a5ee909518b5a6eaa37
--- /dev/null
+++ b/meta/report/meta/acknowledgements.tex
@@ -0,0 +1,12 @@
+% !TeX spellcheck = fr_FR
+\chapter*{Remerciements}
+\addcontentsline{toc}{chapter}{Remerciements}
+
+\textit{
+ Je tiens avant tout à remercier Prof. Upegui de m'avoir proposé ce sujet d'étude en ciblant mes intérêts, ainsi que pour son soutien et ses conseils tout au long de mon travail.
+ Je souhaite aussi exprimer ma gratitude envers M. Gabriel da Silva pour ses conseils d'ordre pratique et son aide en termes d'utilisation des outils, sans qui je n'aurais probablement pas eu l'idée de découvrir SpinalHDL.
+ Je dois aussi beaucoup à Prof. Foukia pour son temps et ses explications concernant certains principes mathématiques qui forment la fondation du sujet étudié.
+ Un grand merci aussi à Marc pour sa bonne humeur, son soutien et pour une soirée passée ensemble à chercher une erreur tenace dans une suite de formules mathématiques.
+ Finalement, je suis infiniment reconnaissant à ma famille et mes amis que je n'ai pas mentionnés plus haut, pour leur patience durant mes absences répétées ces trois dernières années.
+ Leur soutien m'est précieux et même si ils ne sont pas mentionnés par leur nom ils se reconnaîtront et sauront que cette pensée s'adresse à eux.
+}
diff --git a/meta/report/meta/acronyms.tex b/meta/report/meta/acronyms.tex
new file mode 100644
index 0000000000000000000000000000000000000000..4bdf17620a1b12fedda65b87d9e42d4aa9fbd786
--- /dev/null
+++ b/meta/report/meta/acronyms.tex
@@ -0,0 +1,31 @@
+\newacronym{aes}{AES}{Advanced Encryption Standard}
+\newacronym{aesni}{AES-NI}{Advanced Encryption Standard - New Instructions}
+\newacronym{amba}{AMBA}{(Arm) Advanced Microcontroller Bus Architecture}
+\newacronym{api}{API}{Application Programming Interface}
+\newacronym{asic}{ASIC}{Application Specific Integrated Circuit}
+\newacronym{axi}{AXI}{Advanced eXtensible Interface}
+\newacronym{cern}{CERN}{Conseil Européen pour la Recherche Nucléaire}
+\newacronym{clb}{CLB}{Configurable Logic Block}
+\newacronym{cpu}{CPU}{Central Processing Unit}
+\newacronym{crystals}{CRYSTALS}{Cryptographic Suite for Algebraic Lattices}
+\newacronym{fpga}{FPGA}{Field Programmable Gate Array}
+\newacronym{hdl}{HDL}{Hardware Description Language}
+\newacronym{hepia}{HEPIA}{Haute École du Paysage, d'Ingénierie et d'Architecture}
+\newacronym{hes}{HES}{Haute École Spécialisée}
+\newacronym{hesso}{HES-SO}{Haute École Spécialisée de Suisse Occidentale}
+\newacronym{hls}{HLS}{High Level Synthesis}
+\newacronym{ide}{IDE}{Integrated Development Environment}
+\newacronym{ip}{IP}{Intellectual Property}
+\newacronym{kem}{KEM}{Key Encapsulation Mechanism}
+\newacronym{lhc}{LHC}{Large Hadron Collider}
+\newacronym{lut}{LUT}{Look-Up Table}
+\newacronym{lwe}{LWE}{Learning With Errors}
+\newacronym{mlkem}{ML-KEM}{Module-Lattice-based Key-Encapsulation Mechanism}
+\newacronym{nist}{NIST}{National Institute of Standards and Technology}
+\newacronym{ntt}{NTT}{Number Theoretic Transform}
+\newacronym{pqc}{PQC}{Post-Quantum Cryptography}
+\newacronym{ram}{RAM}{Random Access Memory}
+\newacronym{rtl}{RTL}{Register Transfer Level}
+\newacronym{svp}{SVP}{Shortest Vector Problem}
+\newacronym{tcl}{TCL}{Tool Command Language}
+\newacronym{vhdl}{VHDL}{Very High Speed Integrated Circuit Hardware Desctiption Language}
diff --git a/meta/report/meta/annexes.tex b/meta/report/meta/annexes.tex
new file mode 100644
index 0000000000000000000000000000000000000000..08291b4305f96226241f1eedb14dab510acf7eee
--- /dev/null
+++ b/meta/report/meta/annexes.tex
@@ -0,0 +1,214 @@
+% !TeX spellcheck = fr_FR
+
+\chapter*{Annexes} % moved from below to avoid breaking toc page numbering
+\addcontentsline{toc}{chapter}{Annexes}
+
+%%% COMMENT IF NOT USING DEDICATED TOC FOR ANNEXES
+\stopcontents[default]
+\resumecontents[annexes]
+
+
+\chapter*{Annexe 0 : \linebreak Code source du projet}
+\addcontentsline{toc}{chapter}{Annexe 0 : Code source du projet}
+
+Il est possible de trouver le code source de ce projet à l'adresse : \href{https://gitedu.hesge.ch/boris.stefanov/kyber}{https://gitedu.hesge.ch/boris.stefanov/kyber} .
+Il s'agit d'un dépôt git (GitLab) géré par la \gls{hepia}.
+En cas de non-disponibilité du code, contacter \gls{hepia} directement.
+
+
+\chapter*{Annexe 1 : \linebreak Implémentation logicielle de la NTT dans le code de référence de Kyber}
+\addcontentsline{toc}{chapter}{Annexe 1 : Code de référence de la NTT}
+
+\lstset{style=cstyle}
+\begin{lstlisting}[language=c]
+#include <stdbool.h>
+#include <stdint.h>
+#include <stdio.h>
+#include <stdlib.h>
+#include <time.h>
+
+#define KYBER_N 256
+#define KYBER_Q 3329
+
+#define KYBER_Q 3329
+#define QINV -3327
+
+const int16_t zetas[128] = {
+ -1044, -758, -359, -1517, 1493, 1422, 287, 202,
+ -171, 622, 1577, 182, 962, -1202, -1474, 1468,
+ 573, -1325, 264, 383, -829, 1458, -1602, -130,
+ -681, 1017, 732, 608, -1542, 411, -205, -1571,
+ 1223, 652, -552, 1015, -1293, 1491, -282, -1544,
+ 516, -8, -320, -666, -1618, -1162, 126, 1469,
+ -853, -90, -271, 830, 107, -1421, -247, -951,
+ -398, 961, -1508, -725, 448, -1065, 677, -1275,
+ -1103, 430, 555, 843, -1251, 871, 1550, 105,
+ 422, 587, 177, -235, -291, -460, 1574, 1653,
+ -246, 778, 1159, -147, -777, 1483, -602, 1119,
+ -1590, 644, -872, 349, 418, 329, -156, -75,
+ 817, 1097, 603, 610, 1322, -1285, -1465, 384,
+ -1215, -136, 1218, -1335, -874, 220, -1187, -1659,
+ -1185, -1530, -1278, 794, -1510, -854, -870, 478,
+ -108, -308, 996, 991, 958, -1460, 1522, 1628
+};
+
+int16_t montgomery_reduce(int32_t a) {
+ int16_t t;
+ t = (int16_t) a * QINV;
+ t = (a - (int32_t) t * KYBER_Q) >> 16;
+ return t;
+}
+
+int16_t fqmul(int16_t a, int16_t b) {
+ return montgomery_reduce((int32_t) a * b);
+}
+
+void ntt(int16_t r[256]) {
+ unsigned int len, start, j, k;
+ int16_t t, zeta;
+ k = 1;
+ for (len = 128; len >= 2; len >>= 1) {
+ for (start = 0; start < 256; start = j + len) {
+ zeta = zetas[k++];
+ for (j = start; j < start + len; j++) {
+ t = fqmul(zeta, r[j + len]);
+ r[j + len] = r[j] - t;
+ r[j] = r[j] + t;
+ }
+ }
+ }
+}
+\end{lstlisting}
+~\footcite{pq-crystalsKyber2023}
+
+
+\chapter*{Annexe 2 : \linebreak Code de validation des valeurs N possibles, de Nmax et des formules de J(i) et L(i)}
+\addcontentsline{toc}{chapter}{Annexe 2 : Code de Validation de N, Nmax, J(i) et L(i)}
+
+\lstset{style=cstyle}
+\begin{lstlisting}[language=c]
+#include <stdbool.h>
+#include <stdio.h>
+#include <stdlib.h>
+
+#define ARRAY_SIZE 896
+#define NARRAYS 3
+#define ROW_SIZE 32
+#define NINDEXES 256
+
+size_t nttindex(unsigned int idxs[NARRAYS][ARRAY_SIZE]) { // J, L, K
+ unsigned int len, start, j, k;
+ k = 1;
+ size_t c = 0;
+ for(len = 128; len >= 2; len >>= 1) {
+ for(start = 0; start < 256; start = j + len) {
+ for(j = start; j < start + len; j++) {
+ idxs[0][c] = j;
+ idxs[1][c] = j + len;
+ idxs[2][c] = k;
+ ++c;
+ }
+ ++k;
+ }
+ }
+ return c;
+}
+
+unsigned int butterfly_count_simple(const unsigned int idxs[NARRAYS][ARRAY_SIZE]) {
+ // 128 = largest power of 2 that divides ARRAY_SIZE ; here, we prove that we can not go higher
+ static const unsigned int CHUNK_SIZE_MAX = 256;
+ unsigned int max = 0;
+ unsigned int seen[2 * NINDEXES];
+ size_t seen_count;
+ for (unsigned int chunk_size = 1; chunk_size <= CHUNK_SIZE_MAX; chunk_size <<= 1) { // for each possible number of butterflies
+ const unsigned int total_chunks = (ARRAY_SIZE / chunk_size); // define number of data chunks to process
+ for (unsigned int chunk = 0; chunk < total_chunks; ++chunk) { // for each chunk (of a number of rows equal to the number of butterflies)
+ seen_count = 0;
+ for (unsigned int row = 0; row < chunk_size; ++row) { // for each row in chunk
+ const unsigned int read_index = chunk * chunk_size + row;
+ if (read_index >= ARRAY_SIZE) {
+ printf("butterfly_count_simple OUT OF BOUNDS : chunk_size = %d | read_index = %d\n", chunk_size, read_index);
+ } else {
+ for (unsigned int a = 0; a < 2; ++a) { // for each array of indexes
+ for (unsigned int s = 0; s < seen_count; ++s) { // for each seen number
+ if (idxs[a][read_index] == seen[s]) { // if read index is already covered
+ return max;
+ }
+ }
+ seen[seen_count++] = idxs[a][read_index]; // else, if read index is not already covered, put address in cache
+ }
+ }
+ }
+ }
+ max = chunk_size; // if all criss-cross checks succeeded, validate as new maximum number of butterflies
+ }
+ return max;
+}
+
+unsigned int j_formula(const unsigned int n) {
+ const unsigned int loop = (n >> 7);
+ const unsigned int n_over_len = ((n & 127) >> (7 - loop));
+ return n - ((loop << 7) - (n_over_len << (7 - loop)));
+}
+
+unsigned int l_formula(const unsigned int n) {
+ const unsigned int loop = (n >> 7);
+ const unsigned int len = 1 << (7 - loop);
+ return j_formula(n) + len;
+}
+
+unsigned int k_formula(const unsigned int n) {
+ const unsigned int loop = (n >> 7);
+ const unsigned int n_over_len = ((n & 127) >> (7 - loop));
+ return (1 << loop) + n_over_len;
+}
+
+
+#define YN(B) (B ? "OK" : "FAIL")
+
+void test_formulas(const unsigned int (*f[NARRAYS])(const unsigned int), const unsigned int p[NARRAYS][ARRAY_SIZE]) {
+ bool ok[NARRAYS];
+ for (unsigned int n = 0; n < NARRAYS; ++n) {
+ ok[n] = true;
+ for (unsigned int i = 0; i < ARRAY_SIZE; ++i) {
+ if (f[n](i) != p[n][i]) {
+ printf("FUNCTION = %d | ITERATION = %d | EXPECTED = %d | ACTUAL = %d\n", n, i, p[n][i], f[n](i));
+ ok[n] = false;
+ getchar();
+ }
+ }
+ }
+ printf("\nJ formula : %s\nL formula : %s\nK formula : %s\n\n", YN(ok[0]), YN(ok[1]), YN(ok[2]));
+}
+
+
+int main() {
+ const char* names[NARRAYS] = {"J", "L", "K"};
+ unsigned int idxs[NARRAYS][ARRAY_SIZE]; // J, L, K
+ if (nttindex(idxs) != ARRAY_SIZE) return EXIT_FAILURE;
+ const unsigned int (*formulas[NARRAYS])(const unsigned int) = { j_formula, l_formula, k_formula };
+ test_formulas(formulas, idxs);
+ printf("\nmax butterflies : %u\n\n", butterfly_count_simple(idxs));
+ return EXIT_SUCCESS;
+}
+\end{lstlisting}
+
+
+\chapter*{Annexe 3 : \linebreak Préparation des outils et de l'environnement}
+\addcontentsline{toc}{chapter}{Annexe 3 : Préparation des outils et de l'Environnement}
+
+\section*{Projet SpinalHDL}
+
+Pour mettre en place un projet SpinalHDL générique, il est conseillé de cloner le dépôt git accessible à l'adresse \href{https://github.com/SpinalHDL/SpinalTemplateSbt}{https://github.com/SpinalHDL/SpinalTemplateSbt}.
+Toutes les instructions nécessaires pour continuer y sont répertoriées.
+Le code de ce projet a été fait sur cette base et son utilisation devrait fonctionner sur les mêmes principes.
+
+\section*{Verilator}
+
+Nous n'avons pas pu faire fonctionner la dernière version de Verilator avec SpinalHDL .
+La version de Verilator utilisée tout au long de ce travail, est la 4.228-1 , la dernière mise à jour mineure de la version majeure V4.
+
+
+%%% COMMENT IF NOT USING DEDICATED TOC FOR ANNEXES
+\stopcontents[annexes]
+\resumecontents[default]
diff --git a/meta/report/meta/dedication.tex b/meta/report/meta/dedication.tex
new file mode 100644
index 0000000000000000000000000000000000000000..384ad3646977be5580ec59a236305fb26bd20b2a
--- /dev/null
+++ b/meta/report/meta/dedication.tex
@@ -0,0 +1,12 @@
+% !TeX spellcheck = fr_FR
+\vspace*{120pt}
+\begin{flushright}
+ \textit{
+ Pour tes enseignements.\linebreak
+ Pour tes conseils.\linebreak
+ Pour ta confiance.\linebreak
+ Pour ta compassion.\linebreak
+ Pour ton écoute.\linebreak
+ A cinq amis dont le soutien constant et la bonne humeur m'ont à maintes reprises aidé à naviguer les turbulences de la vie académique avec humour.
+ }
+\end{flushright}
diff --git a/meta/report/meta/figureslist.tex b/meta/report/meta/figureslist.tex
new file mode 100644
index 0000000000000000000000000000000000000000..4ac4c115236daf26b89cca333e653f40bdbfcb1c
--- /dev/null
+++ b/meta/report/meta/figureslist.tex
@@ -0,0 +1,15 @@
+% !TeX spellcheck = fr_FR
+
+\renewcommand{\listfigurename}{Liste des illustrations}
+\listoffigures
+\addcontentsline{toc}{chapter}{\listfigurename}
+
+\paragraph{Références des URL}
+
+\begin{itemize}
+ \item URL1.1 \href{https://commons.wikimedia.org/wiki/File:Altera_StratixIVGX_FPGA.jpg}{commons.wikimedia.org/wiki/File:Altera\_StratixIVGX\_FPGA.jpg}
+ \item URL1.2 \href{https://iq.opengenus.org/structure-of-field-programmable-gate-array-fpga/}{iq.opengenus.org/structure-of-field-programmable-gate-array-fpga/}
+ \item URL1.3 \href{https://pic3.zhimg.com/80/v2-0057e0862bfff9e899fd137a91e14cca_1440w.webp}{pic3.zhimg.com/80/v2-0057e0862bfff9e899fd137a91e14cca\_1440w.webp}
+ \item URL2.1 \href{https://ieeexplore.ieee.org/document/8406610}{ieeexplore.ieee.org/document/8406610}
+ \item URL2.2 \href{https://slideplayer.com/slide/12828390/78/images/15/4-Point+Butterfly+Operation.jpg}{slideplayer.com/slide/12828390/78/images/15/4-Point+Butterfly+Operation.jpg}
+\end{itemize}
diff --git a/meta/report/meta/references.tex b/meta/report/meta/references.tex
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--- /dev/null
+++ b/meta/report/meta/references.tex
@@ -0,0 +1,11 @@
+% !TeX spellcheck = fr_FR
+%\chapter*{Références documentaires}
+%\addcontentsline{toc}{chapter}{Références documentaires}
+
+\nocite{*}
+
+%\printbibliography[title={Références documentaires}]
+\printbibliography[
+ heading=bibintoc,
+ title={Références documentaires}
+]
diff --git a/meta/report/meta/tableslist.tex b/meta/report/meta/tableslist.tex
new file mode 100644
index 0000000000000000000000000000000000000000..9262ccebf9e1b6a64ed89f98745137b1482dc710
--- /dev/null
+++ b/meta/report/meta/tableslist.tex
@@ -0,0 +1,17 @@
+% !TeX spellcheck = fr_FR
+\renewcommand{\listtablename}{Liste des tableaux}
+\listoftables
+\addcontentsline{toc}{chapter}{\listtablename} % Adding toc entry
+
+\vspace*{14.4pt}
+
+%\textit{N.B. Si vous avez peu de tableaux, vous pouvez les intégrer à la table des illustrations.}
+
+\vspace*{14.4pt}
+
+\paragraph{Références des URL}
+
+%\begin{itemize}
+%\item URL02 \href{ce-site.ch/bli/bla/blo/blou}{ce-site.ch/bli/bla/blo/blou}
+%\item URL05 \href{ce-site.ch/publications/documents/rapports/rapportsdestage/monrapportdestage.pdf}{ce-site.ch/publications/documents/rapports/rapportsdestage/monrapportdestage.pdf}
+%\end{itemize}
diff --git a/meta/report/meta/titleref.tex b/meta/report/meta/titleref.tex
new file mode 100644
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--- /dev/null
+++ b/meta/report/meta/titleref.tex
@@ -0,0 +1,6 @@
+% !TeX spellcheck = fr_FR
+\thispagestyle{empty}
+\vspace*{500pt} % DO NOT MODIFY THIS VALUE
+Légende et source de l'illustration de couverture :\medskip
+
+Abstrait, <<Security>>, tiré de <<NXP Helps Standardize Next-gen Security with Post-quantum Cryptography - EE Times Asia>>, \href{https://www.eetasia.com/nxp-helps-standardize-next-gen-security-with-post-quantum-cryptography/}{https://www.eetasia.com/nxp-helps-standardize-next-gen-security-with-post-quantum-cryptography/}
diff --git a/meta/report/refs/refs.bib b/meta/report/refs/refs.bib
new file mode 100644
index 0000000000000000000000000000000000000000..9d419767d2a1f84b3bb0573096d061898e3e7e04
--- /dev/null
+++ b/meta/report/refs/refs.bib
@@ -0,0 +1,374 @@
+@article{bosCRYSTALSKyberCCAsecure2017,
+ title = {{{CRYSTALS}} – {{Kyber}}: A {{CCA-secure}} Module-Lattice-Based {{KEM}}},
+ author = {Bos, Joppe and Ducas, Léo and Kiltz, Eike and Lepoint, Tancrède and Lyubashevsky, Vadim and Schanck, John M. and Schwabe, Peter and Seiler, Gregor and Stehlé, Damien},
+ date = {2017},
+ url = {https://ieeexplore.ieee.org/abstract/document/8406610},
+ urldate = {2024-05-22},
+ abstract = {Rapid advances in quantum computing, together with the announcement by the National Institute of Standards and Technology (NIST) to define new standards for digital-signature, encryption, and key-establishment protocols, have created significant interest in post-quantum cryptographic schemes. This paper introduces Kyber (part of CRYSTALS – Cryptographic Suite for Algebraic Lattices – a package submitted to NIST post-quantum standardization effort in November 2017), a portfolio of post-quantum cryptographic primitives built around a key-encapsulation mechanism (KEM), based on hardness assumptions over module lattices. Our KEM is most naturally seen as a successor to the NEWHOPE KEM (Usenix 2016). In particular, the key and ciphertext sizes of our new construction are about half the size, the KEM offers CCA instead of only passive security, the security is based on a more general (and flexible) lattice problem, and our optimized implementation results in essentially the same running time as the aforementioned scheme. We first introduce a CPA-secure public-key encryption scheme, apply a variant of the Fujisaki–Okamoto transform to create a CCA-secure KEM, and eventually construct, in a black-box manner, CCA-secure encryption, key exchange, and authenticated-key-exchange schemes. The security of our primitives is based on the hardness of Module-LWE in the classical and quantum random oracle models, and our concrete parameters conservatively target more than 128 bits of post-quantum security.},
+ langid = {english},
+ annotation = {https://eprint.iacr.org/2017/634.pdf}
+}
+
+@article{heLightweightHardwareImplementation2024,
+ title = {A Lightweight Hardware Implementation of {{CRYSTALS-Kyber}}},
+ author = {He, Shiyang and Li, Hui and Li, Fenghua and Ma, Ruhui},
+ date = {2024},
+ journaltitle = {Journal of Information and Intelligence},
+ volume = {2},
+ number = {2},
+ pages = {167--176},
+ doi = {10.1016/j.jiixd.2024.02.004},
+ url = {https://www.sciencedirect.com/science/article/pii/S294971592400009X},
+ urldate = {2024-05-22},
+ abstract = {The security of cryptographic algorithms based on integer factorization and discrete logarithm will be threatened by quantum computers in future. Since December 2016, the National Institute of Standards and Technology (NIST) has begun to solicit post-quantum cryptographic (PQC) algorithms worldwide. CRYSTALS-Kyber was selected as the standard of PQC algorithm after 3 rounds of evaluation. Meanwhile considering the large resource consumption of current implementation, this paper presents a lightweight architecture for ASICs and its implementation on FPGAs for prototyping. In this implementation, a novel compact modular multiplication unit (MMU) and compression/decompression module is proposed to save hardware resources. We put forward a specially optimized schoolbook polynomial multiplication (SPM) instead of number theoretic transform (NTT) core for polynomial multiplication, which can reduce about 74\% SLICE cost. We also use signed number representation to save memory resources. In addition, we optimize the hardware implementation of the Hash module, which cuts off about 48\% of FF consumption by register reuse technology. Our design can be implemented on Kintex-7 (XC7K325T-2FFG900I) FPGA for prototyping, which occupations of 4777/4993 LUTs, 2661/2765 FFs, 1395/1452 SLICEs, 2.5/2.5 BRAMs, and 0/0 DSP respective of client/server side. The maximum clock frequency can reach at 244 \hspace{0pt}MHz. As far as we know, our design consumes the least resources compared with other existing designs, which is very friendly to resource-constrained devices.},
+ langid = {english}
+}
+
+@thesis{ricciCRYSTALSKyberVHDLImplementation,
+ title = {Towards {{CRYSTALS-Kyber VHDL Implementation}}},
+ author = {Ricci, Sara and Jedlicka, Petr and Cibik, Peter and Dzurenda, Petr and Malina, Lukas and Hajny, Jan},
+ institution = {Brno University of Technology},
+ location = {Brno, Czech Republic},
+ url = {https://www.semanticscholar.org/paper/Towards-CRYSTALS-Kyber-VHDL-Implementation-Ricci-Jedlicka/ab8c70f903d37806b7dd4d880f3c3416dda4fb01},
+ urldate = {2024-05-22},
+ abstract = {Kyber is one of the three finalists of the National Institute of Standards and Technology (NIST) post-quantum cryptography competition. This article presents an optimized Very High Speed Integrated Circuit Hardware Description Language (VHDL)-based implementation of the main components of the Kyber scheme, namely Number-Theoretic Transform (NTT) and Keccak. We focus specifically on NTT, Keccak and their derivatives since they largely determine Kyber’s performance due to their wide involvement in each step of the scheme. Our high-speed implementation also takes into account the trade-off between the degree of parallelization and the resources utilization. The NTT component is more than 27\% faster than the state-of-the-art implementations. Furthermore, the optimization helps the algorithm to achieve 1 572 839 NTT operations per second.},
+ langid = {english}
+}
+
+@thesis{jedlickaVHDLbasedImplementationCRYSTALSKyber2022,
+ type = {peer-reviewed},
+ title = {{{VHDL-based}} Implementation of {{CRYSTALS-Kyber}} Components on {{FPGA}}},
+ author = {Jedlicka, Petr and Hajny, Jan},
+ date = {2022},
+ institution = {Brno University of Technology},
+ location = {Brno, Czech Republic},
+ url = {https://www.semanticscholar.org/paper/VHDL-based-implementation-of-CRYSTALS-Kyber-on-FPGA-Jedlicka-Hajny/bcfed5eb81cff697363c39b43ac88e810230d433},
+ urldate = {2024-05-22},
+ abstract = {CRYSTALS-Kyber is one of the finalists of the National Institute of Standards and Technology (NIST) post-quantum cryptography competition. In this paper, we deal with effective hardware-accelerated implementations of components intended for the use in the FPGA (Field Programmable Gate Array) implementation of the above-mentioned lattice-based cryptography scheme. The discussed components are NTT (Number Theoretic Transform), inverse NTT (NTT−1), CBD (Centered Binomial Distribution) and the Parse Algorithm (shortly Parse). The improved implementation of NTT (NTT−1) requires 1189 (1568) Look-Up Tables (LUTs), 1469 (2161) Flip-Flops (FFs), 28 (50) Digital Signal Processing blocks (DSPs) and 1.5 (1.5) Block Memories (BRAMs). The latency of the design is 322 (334) clock cycles at the frequency 637 MHz which makes the presented NTT (NTT−1) implementations to be currently the fastest ones. The implementations of the sampling functions (CBD and Parse) requires less than 100 LUTs and FFs with maximum latency 5 clock cycles at the frequencies over 700 Mhz. All implementations has been synthesized for the Xilinx Virtex UltraScale+ architecture.},
+ langid = {english},
+ pagetotal = {5}
+}
+
+@inproceedings{chenEfficientKyberFPGAs2020,
+ title = {Towards {{Efficient Kyber}} on {{FPGAs}}: {{A Processor}} for {{Vector}} of {{Polynomials}}},
+ booktitle = {2020 25th {{Asia}} and {{South Pacific Design Automation Conference}} ({{ASP-DAC}})},
+ author = {Chen, Zhaohui and Ma, Yuan and Chen, Tianyu and Lin, Jingqiang and Jing, Jiwu},
+ date = {2020},
+ pages = {247--252},
+ doi = {10.1109/ASP-DAC47756.2020.9045459},
+ url = {https://ieeexplore.ieee.org/document/9045459},
+ keywords = {Clocks,Field programmable gate arrays,Hardware,Information security,NIST,Optimization}
+}
+
+@article{guoEfficientImplementationKYBER2022,
+ title = {An {{Efficient Implementation}} of {{KYBER}}},
+ author = {Guo, Wenbo and Li, Shuguo and Kong, Liang},
+ date = {2022},
+ journaltitle = {IEEE Transactions on Circuits and Systems II: Express Briefs},
+ volume = {69},
+ number = {3},
+ pages = {1562--1566},
+ doi = {10.1109/TCSII.2021.3103184},
+ url = {https://ieeexplore.ieee.org/document/9509281},
+ urldate = {2024-05-22},
+ abstract = {Quantum algorithms pose a huge threat to the current cryptosystems. In this article, we present a hardware implementation of CRYSTALS-KYBER which is one of the post-quantum cryptosystems based on the Module-LWE problem. Using the proposed modular reduction algorithm, modified modular adder and the reconfigurable data path, the design shares the computing resource for different polynomial related operations, and achieves higher degree of parallelism. Our design is implemented on a Xilinx Artix-7 FPGA. Compared with the leading hardware implementations, our design is more compact, the execution time is shorter, and it significantly consumes fewer registers.},
+ keywords = {Adders,Clocks,Computer architecture,CRYSTALS-KYBER,Hardware,hardware implementation,Mathematical model,modular reduction,NTT,Post-quantum cryptography,Pulse width modulation,Random access memory}
+}
+
+@software{crystalsKyber,
+ title = {Kyber},
+ author = {{CRYSTALS}},
+ url = {https://pq-crystals.org/kyber/software.shtml},
+ urldate = {2024-05-22},
+ organization = {CRYSTALS}
+}
+
+@software{pq-crystalsKyber2023,
+ title = {Kyber},
+ author = {{pq-crystals}},
+ date = {2023},
+ url = {https://github.com/pq-crystals/kyber},
+ urldate = {2024-05-22},
+ abstract = {This repository contains the official reference implementation of the Kyber key encapsulation mechanism, and an optimized implementation for x86 CPUs supporting the AVX2 instruction set. Kyber has been selected for standardization in round 3 of the NIST PQC standardization project.},
+ organization = {CRYSTALS},
+ version = {main}
+}
+
+@inproceedings{chiLatticeBasedCryptography2015,
+ title = {Lattice {{Based Cryptography}} for {{Beginners}}},
+ author = {Chi, Dong Pyo and Choi, Jeong Woon and Kim, Jeong San and Kim, Taewan},
+ date = {2015},
+ url = {https://eprint.iacr.org/2015/938.pdf},
+ urldate = {2024-05-27},
+ abstract = {The purpose of this lecture note is to introduce lattice based cryptography, which is thought to be a cryptosystem of post-quantum age. We have tried to give as many details possible specially for novice on the subject. Something may be trivial to an expert but not to a novice. Many fundamental problems about lattice are thought to be hard even against quantum computer, compared to factorization problem which can be solved easily with quantum computer, via the celebrated Shor factorization quantum algorithm. The first part of our presentation is based on slides of Christ Peikert 2013 Bonn lecture (crypt@b-it2013). We, more or less, give somewhat detailed explanation of Professor Peikert’s lecture slides. We unfortunately could not attend his Bonn class. We are afraid that there are many mistakes in this note; if any, they are due to our misunderstanding of the material. Part II of our lecture note is on ring LWE, based on the paper “A tool-kit for Ring-LWE Cryptography” by Lyubashevsky, Peikert and Regev. Part III is about multilinear maps together with cryptanalysis of GGH map due to Hu and Jia. Our presentation follows professor Steinfeld’s lecture slides on GGHLite, and the paper by Yupu Hu and Huiwen Jia. When you read this lecture note, the corresponding original paper should be accompanied. We thank professor Jung Hee Cheon for introducing the subject and asking Dong Pyo Chi to give a lecture on the subject at the department of mathematics in Seoul National University. We also thank Hyeongkwan Kim for many helps, especially many corrections and improvements of the manuscript during the 2015 Summer session at UNIST. We also thank the students who took the classes at SNU and UNIST. The lecture was given by a novice for novice, so many mistakes are unavoidable. If the reader lets us know any errors, we will very much appreciate it.},
+ langid = {english}
+}
+
+@report{avanziCRYSTALSKyberAlgorithmSpecifications2021,
+ title = {{{CRYSTALS-Kyber}} - {{Algorithm Specifications And Supporting Documentation}} (Version 3.02)},
+ author = {Avanzi, Roberto and Bos, Joppe and Ducas, Léo and Kiltz, Eike and Lepoint, Tancrède and Lyubashevsky, Vadim and Schanck, John M. and Schwabe, Peter and Seiler, Gregor and Stehlé, Damien},
+ date = {2021-08-04},
+ number = {3.02},
+ institution = {CRYSTALS},
+ url = {https://www.pq-crystals.org/kyber/data/kyber-specification-round3-20210804.pdf},
+ urldate = {2024-05-29},
+ langid = {english}
+}
+
+@inproceedings{bisheh-niasarHighSpeedNTTbasedPolynomial2021,
+ title = {High-{{Speed NTT-based Polynomial Multiplication Accelerator}} for {{Post-Quantum Cryptography}}},
+ booktitle = {2021 {{IEEE}} 28th {{Symposium}} on {{Computer Arithmetic}} ({{ARITH}})},
+ author = {Bisheh-Niasar, Mojtaba and Azarderakhsh, Reza and Mozaffari-Kermani, Mehran},
+ date = {2021},
+ pages = {94--101},
+ doi = {10.1109/ARITH51176.2021.00028},
+ keywords = {Cryptography,FPGA,hardware architecture,Kyber,lattice-based cryptography,Memory management,NIST,NTT,post-quantum cryptography,Public key cryptography,Standardization,Table lookup,Transforms}
+}
+
+@misc{satriawanCompleteBeginnerGuide2024,
+ title = {A {{Complete Beginner Guide}} to the {{Number Theoretic Transform}} ({{NTT}})},
+ author = {Satriawan, Ardianto and Mareta, Rella and Lee, Hanho},
+ date = {2024},
+ doi = {10.1109/ACCESS.2023.3294446},
+ url = {https://eprint.iacr.org/2024/585},
+ urldate = {2024-08-13},
+ annotation = {Published: Cryptology ePrint Archive, Paper 2024/585}
+}
+
+@article{jedlickaVHDLbasedImplementationNTT2021,
+ title = {{{VHDL-based Implementation Of NTT On FPGA}}},
+ author = {Jedlicka, Petr},
+ date = {2021},
+ journaltitle = {Proceedings II of the 27st Conference STUDENT EEICT 2021},
+ url = {https://api.semanticscholar.org/CorpusID:254486883}
+}
+
+@article{satriawanConceptualReviewNumber2023,
+ title = {Conceptual {{Review}} on {{Number Theoretic Transform}} and {{Comprehensive Review}} on {{Its Implementations}}},
+ author = {Satriawan, Ardianto and Syafalni, Infall and Mareta, Rella and Anshori, Isa and Shalannanda, Wervyan and Barra, Aleams},
+ date = {2023},
+ journaltitle = {IEEE Access},
+ volume = {11},
+ pages = {70288--70316},
+ doi = {10.1109/ACCESS.2023.3294446},
+ keywords = {Complexity theory,Convolution,Cryptography,Discrete Fourier transforms,homomorphic encryption,Homomorphic encryption,Number theoretic transform,post quantum cryptography,Quantum computing,Toy manufacturing industry}
+}
+
+@article{mertExtensiveStudyFlexible2020,
+ title = {An {{Extensive Study}} of {{Flexible Design Methods}} for the {{Number Theoretic Transform}}},
+ author = {Mert, A. C. and Karabulut, E. and Ozturk, E. and Savas, E. and Aysu, A.},
+ date = {2020},
+ journaltitle = {IEEE Transactions on Computers},
+ pages = {1--1},
+ doi = {10.1109/TC.2020.3017930},
+ url = {https://github.com/acmert/parametric-ntt}
+}
+
+@software{burchLogisimevolution2022,
+ title = {Logisim-Evolution},
+ author = {Burch, Carl and Hutchens, David H. and Walsh, Kevin and Berman, Moshe and Cruz Franqueira, Theldo and Kluter, Theo and Orlowski, Marcin and Niget, Tom and Yuchen, Liu and {Haute École spécialisée Bernoise} and {Haute École du paysage, d'ingénierie et d'architecture de Genève} and {Haute École d'Ingénierie et de Gestion du Canton de Vaud} and Hanyuan, Zhao and others},
+ date = {2022-10-02},
+ url = {https://github.com/logisim-evolution/logisim-evolution},
+ urldate = {2024-08-12},
+ abstract = {Logisim-evolution is educational software for designing and simulating digital logic circuits. Logisim-evolution is free, open-source, and cross-platform. Project highlights: - easy to use circuit designer, - logic circuit simulations, - chronogram (to see the evolution of signals in your circuit), - electronic board integration (schematics can be simulated on real hardware), - VHDL components (components behavior can be specified in VHDL!), - TCL/TK console (interfaces between the circuit and the user), - huge library of components (LEDs, TTLs, switches, SoCs), - supports multiple languages, - and more!},
+ version = {v3.8.0}
+}
+
+@misc{jatiConfigurableCrystalsKyberHardware2021,
+ title = {A {{Configurable Crystals-Kyber Hardware Implementation}} with {{Side-Channel Protection}}},
+ author = {Jati, Arpan and Gupta, Naina and Chattopadhyay, Anupam and Sanadhya, Somitra Kumar},
+ date = {2021},
+ url = {https://eprint.iacr.org/2021/1189},
+ annotation = {Published: Cryptology ePrint Archive, Paper 2021/1189}
+}
+
+@online{nationalinstituteofstandardsandtechnologyNISTAnnouncesFirst2022,
+ type = {Governmental},
+ title = {{{NIST Announces First Four Quantum-Resistant Cryptographic Algorithms}}},
+ shorttitle = {{{NIST Announces First Four Quantum-Resistant Cryptographic Algorithms}}},
+ author = {{National Institute of Standards and Technology}},
+ date = {2022-07-07},
+ url = {https://www.nist.gov/news-events/news/2022/07/nist-announces-first-four-quantum-resistant-cryptographic-algorithms},
+ urldate = {2024-08-12},
+ abstract = {Federal agency reveals the first group of winners from its six-year competition.},
+ langid = {english},
+ organization = {NIST News}
+}
+
+@standard{armlimitedAMBAAXIProtocol2023,
+ type = {Specification},
+ title = {{{AMBA AXI Protocol Specification}}},
+ shorttitle = {{{AXI Specification}}},
+ author = {{ARM Limited}},
+ date = {2023-09-30},
+ number = {ARM IHI 0022},
+ publisher = {ARM Limited},
+ location = {Cambridge, England},
+ url = {https://developer.arm.com/documentation/ihi0022/k/?lang=en},
+ urldate = {2024-08-12},
+ abstract = {The AXI protocol supports high-performance, high-frequency system designs for communication between Manager and Subordinate components. The AXI protocol features are: • Suitable for high-bandwidth and low-latency designs. • High-frequency operation is provided without using complex bridges. • The protocol meets the interface requirements of a wide range of components. • Suitable for memory controllers with high initial access latency. • Flexibility in the implementation of interconnect architectures is provided. • Backward-compatible with AHB and APB interfaces. The key features of the AXI protocol are: • Separate address/control and data phases. • Support for unaligned data transfers using byte strobes. • Uses burst-based transactions with only the start address issued. • Separate write and read data channels that can provide low-cost Direct Memory Access (DMA). • Support for issuing multiple outstanding addresses. • Support for out-of-order transaction completion. • Permits easy addition of register stages to provide timing closure.},
+ langid = {english},
+ pagetotal = {285},
+ version = {K}
+}
+
+@misc{armlimitedIntroductionAMBAAXI42020,
+ title = {Introduction to {{AMBA AXI4}}},
+ shorttitle = {Introduction to {{AMBA AXI4}}},
+ author = {{ARM Limited}},
+ date = {2020},
+ url = {https://developer.arm.com/-/media/Arm%20Developer%20Community/PDF/Learn%20the%20Architecture/102202_0100_01_Introduction_to_AMBA_AXI.pdf?revision=369ad681-f926-47b0-81be-42813d39e132},
+ urldate = {2024-08-12},
+ abstract = {This guide introduces the main features of Advanced Microcontroller Bus Architecture (AMBA) AXI4, highlighting the differences from the previous version AXI3. The guide explains the key concepts and details that help you implement the AXI4 protocol. In this guide, we describe: • What AMBA is. • Why AMBA is so popular in modern SoC design. • The concepts of transfers and transactions, which underpin how AMBA operates. • The different channel signals and the functionality that they provide. • Exclusive access transfers, which allow multiple masters to access the same slave at the same time. • The rules and conditions that the AMBA protocol dictates. • The key attributes and support for common elements like mixed endian structures.},
+ langid = {english},
+ organization = {ARM Limited}
+}
+
+@misc{armlimitedLearnArchitectureIntroduction2022,
+ title = {Learn the Architecture - {{An}} Introduction to {{AMBA AXI}}},
+ author = {{ARM Limited}},
+ date = {2022},
+ url = {https://documentation-service.arm.com/static/6560cd802c8b3557fee70a89},
+ urldate = {2024-08-12},
+ abstract = {This guide introduces the main features of Advanced Microcontroller Bus Architecture (AMBA) AXI. The guide explains the key concepts and details that help you implement the AXI protocol. In this guide, we describe: • What AMBA is. • Why AMBA is so popular in modern SoC design. • The concepts of transfers and transactions, which underpin how AMBA operates. • The different channel signals and the functionality that they provide. • Exclusive access transfers, which allow multiple managers to access the same subordinate at the same time. • The rules and conditions that the AMBA protocol dictates. • The key attributes and support for common elements like mixed endian structures. This document focuses on the key concepts of AXI, as defined in AXI4, and highlighting differences to AXI3 where applicable. AXI5 extended AXI4 and introduced a number of performance and Arm architecture features. The key concepts described here still apply, but the additional functionality of AXI5 is not covered here.},
+ langid = {english},
+ organization = {ARM Limited}
+}
+
+@misc{xilinxAXIReferenceGuide2012,
+ title = {{{AXI Reference Guide}}},
+ shorttitle = {{{AXI Reference Guide}}},
+ author = {{Xilinx}},
+ date = {2012-11-15},
+ url = {https://docs.amd.com/v/u/en-US/ug761_axi_reference_guide},
+ urldate = {2024-08-12},
+ abstract = {Xilinx ® adopted the Advanced eXtensible Interface (AXI) protocol for Intellectual Property (IP) cores beginning with the Spartan ® -6 and Virtex ® -6 devices. Xilinx continues to use of the AXI protocol for IP targeting the 7 series, and the Zynq™-7000 All Programmable SoC devices. This document is intended to: • Introduce key concepts of the AXI protocol • Give an overview of what Xilinx tools you can use to create AXI-based IP • Explain what features of AXI Xilinx has adopted • Provide guidance on how to migrate your existing design to AXI},
+ langid = {english},
+ organization = {Xilinx}
+}
+
+@software{milanovicOSSCADSuite2024,
+ title = {{{OSS CAD Suite}}},
+ author = {Milanovic, Miodrag and others},
+ date = {2024-08-12},
+ url = {https://github.com/YosysHQ/oss-cad-suite-build},
+ urldate = {2024-08-12},
+ abstract = {OSS CAD Suite is a binary software distribution for a number of open source software used in digital logic design. You will find tools for RTL synthesis, formal hardware verification, place \& route, FPGA programming, and testing with support for HDLs like Verilog, Migen, and Amaranth.},
+ version = {2024-08-12}
+}
+
+@software{dasilvamarquesCrystals2024,
+ title = {Crystals},
+ shorttitle = {Crystals},
+ author = {Da Silva Marques, Gabriel},
+ date = {2024-05-22},
+ location = {Genève, Suisse},
+ url = {https://gitedu.hesge.ch/gabriel.dasilvam/crystals},
+ urldate = {2024-08-12},
+ abstract = {Vitis HLS implementation of Post Quantum algorithms Crystals-Kyber and Crystals-Dilithium},
+ organization = {HEPIA},
+ version = {1354c695904f99f3eb97e7a69905b0537bd891f8}
+}
+
+@software{gantelHERVAHardwareFirmware2019,
+ title = {{{HERVA Hardware Firmware}}},
+ shorttitle = {{{HERVA Hardware Firmware}}},
+ author = {Gantel, Laurent},
+ date = {2019-10-20},
+ location = {Genève, Suisse},
+ url = {https://gitedu.hesge.ch/research_projects/herva/herva-hw},
+ urldate = {2024-08-12},
+ abstract = {Contains work about the FPGA firmware architecture designed in the HERVA project. The firmware includes both the software running on the processing system (embedded CPU) and the hardware design (FPGA logic).},
+ organization = {HEPIA},
+ version = {c7ec6834afb6cbd00e3e61f1852dd8a1dd3a3955}
+}
+
+@online{rottIntelAdvancedEncryption2012,
+ type = {documentation},
+ title = {{{Intel}}® {{Advanced Encryption Standard Instructions}} ({{AES-NI}})},
+ shorttitle = {Intel {{Advanced Encryption Standard Instructions}}},
+ author = {Rott, Jeffrey Keith},
+ date = {2012-02-02},
+ url = {https://www.intel.com/content/www/us/en/developer/articles/technical/advanced-encryption-standard-instructions-aes-ni.html},
+ urldate = {2024-08-13},
+ abstract = {AES (Advanced Encryption Standard) is an encryption standard adopted by the U.S. government starting in 2001. It is widely used across the software ecosystem to protect network traffic, personal data, and corporate IT infrastructure. AES is a symmetric block cipher that encrypts/decrypts data through several rounds. The new 2010 Intel® Core™ processor family (code name Westmere) includes a set of new instructions, Intel® Advanced Encryption Standard (AES) New Instructions (AES-NI). The instructions were designed to implement some of the complex and performance intensive steps of the AES algorithm using hardware and thus accelerating the execution of the AES algorithms. AES-NI can be used to accelerate the performance of an implementation of AES by 3 to 10x over a completely software implementation. The AES algorithm works by encrypting a fixed block size of 128 bits of plain text in several rounds to produce the final encrypted cipher text. The number of rounds (10, 12, or 14) used depends on the key length (128b, 192b, or 256b). Each round performs a sequence of steps on the input state, which is then fed into the following round. Each round is encrypted using a subkey that is generated using a key schedule. For more details on AES please refer to [1]. The new AES-NI instruction set is comprised of six new instructions that perform several compute intensive parts of the AES algorithm. These instructions can execute using significantly less clock cycles than a software solution. Four of the new instructions are for accelerating the encryption/decryption of a round and two new instructions are for round key generation.},
+ langid = {english},
+ organization = {intel}
+}
+
+@online{weissteinNumberTheoreticTransform2024,
+ type = {reference},
+ title = {Number {{Theoretic Transform}}},
+ shorttitle = {Number {{Theoretic Transform}}},
+ author = {Weisstein, Eric W.},
+ date = {2024-08-10},
+ url = {https://mathworld.wolfram.com/NumberTheoreticTransform.html},
+ urldate = {2024-08-14},
+ langid = {english},
+ organization = {MathWorld - A Wolfram Web Resource}
+}
+
+@online{spinalhdlSpinalHardwareDescription2024,
+ type = {documentation},
+ title = {Spinal {{Hardware Description Language}}},
+ shorttitle = {{{SpinalHDL}}},
+ author = {{SpinalHDL}},
+ date = {2024},
+ url = {https://spinalhdl.github.io/SpinalDoc-RTD/master/index.html},
+ urldate = {2024-08-15},
+ langid = {english},
+ organization = {SpinalHDL}
+}
+
+@software{spinalhdlSpinalHDLBaseProject2024,
+ title = {{{SpinalHDL Base Project}}},
+ author = {{SpinalHDL}},
+ date = {2024-07-04},
+ url = {https://github.com/SpinalHDL/SpinalTemplateSbt},
+ urldate = {2024-08-16},
+ version = {8456715b1c403daf6e88b4348fb6208a3582b074}
+}
+
+@article{govorkovaLHCPhysicsDataset2022,
+ title = {{{LHC}} Physics Dataset for Unsupervised {{New Physics}} Detection at 40\,{{MHz}}},
+ author = {Govorkova, Ekaterina and Puljak, Ema and Aarrestad, Thea and Pierini, Maurizio and Woźniak, Kinga Anna and Ngadiuba, Jennifer},
+ date = {2022-03-29},
+ journaltitle = {Scientific Data},
+ shortjournal = {Scientific Data},
+ volume = {9},
+ number = {1},
+ pages = {118},
+ issn = {2052-4463},
+ doi = {10.1038/s41597-022-01187-8},
+ url = {https://doi.org/10.1038/s41597-022-01187-8},
+ abstract = {In the particle detectors at the Large Hadron Collider, hundreds of millions of proton-proton collisions are produced every second. If one could store the whole data stream produced in these collisions, tens of~terabytes of data would be written to disk every second. The general-purpose experiments ATLAS and CMS reduce this overwhelming data volume to a sustainable level, by deciding in real-time whether each collision event should be kept for further analysis or be discarded. We introduce a dataset of proton collision events that emulates a typical data stream collected by such a real-time processing system, pre-filtered by requiring the presence of at least one electron or muon. This dataset could be used to develop novel event selection strategies and assess their sensitivity to new phenomena. In particular, we intend to stimulate a community-based effort towards the design of novel algorithms for performing unsupervised new physics detection, customized to fit the bandwidth, latency and computational resource constraints of the real-time event selection system of a typical particle detector.}
+}
+
+@online{boutinNISTReleasesFirst2024,
+ type = {news},
+ title = {{{NIST Releases First}} 3 {{Finalized Post-Quantum Encryption Standards}}},
+ shorttitle = {{{NIST Releases First}} 3 {{Finalized Post-Quantum Encryption Standards}}},
+ author = {Boutin, Charles},
+ date = {2024-08-13},
+ url = {https://www.nist.gov/news-events/news/2024/08/nist-releases-first-3-finalized-post-quantum-encryption-standards},
+ urldate = {2024-08-19},
+ langid = {english},
+ organization = {NIST}
+}
+
+@article{Guerrieri2022,
+ title = {Design Exploration and Code Optimizations for {{FPGA-based}} Post-Quantum Cryptography Using High-Level Synthesis},
+ author = {Guerrieri, Andrea and Da Silva Marques, Gabriel and Regazzoni, Francesco and Upegui, Andres},
+ date = {2022-03},
+ publisher = {{Institute of Electrical and Electronics Engineers (IEEE)}},
+ doi = {10.36227/techrxiv.19404413.v1},
+ url = {http://dx.doi.org/10.36227/techrxiv.19404413.v1}
+}
+
+@unpublished{foukiaComprehensionBasesNTT2024,
+ title = {Compréhension des bases de la NTT},
+ author = {Foukia, Noria},
+ date = {2024-06-26},
+ langid = {french},
+ venue = {Genève, Suisse}
+}
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+
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\ No newline at end of file
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+%\documentclass[12pt]{report}
+\usepackage[T1]{fontenc}
+\usepackage[utf8]{inputenc}
+\usepackage[french]{babel}
+\usepackage[cm]{fullpage}
+\usepackage[a4paper,includeheadfoot,margin=2.5cm]{geometry}
+%\usepackage[a4paper,includehead,includefoot,top=2.1cm,bottom=2.5cm,right=2.5cm,left=2.5cm]{geometry}
+\usepackage{lmodern} % fallback font : latin modern
+
+\usepackage{caption}
+\captionsetup{labelfont=sc}
+% You can change names of table and figure here
+\def\frenchtablename{Tableau}
+\def\frenchfigurename{Illustration}
+
+\usepackage{float}
+\usepackage{tikz} % Image and drawing related package - TITLE PAGE
+\usepackage{setspace} % Custom spacing package - TITLE PAGE
+\usepackage{array} % Array related package - TITLE PAGE
+\usepackage{helvet} % Helvetica font ~ Arial - TITLE PAGE
+\usepackage{mathptmx} % Times font ~ Times New Roman
+\usepackage{carlito} % Calibri replacement font
+\usepackage[scaled=0.85]{beramono} % Vera mononspace {fvm}
+
+%% This defines the default sans serif, roman and monospace fonts
+\renewcommand{\sfdefault}{phv} % helvetica as sans serif font
+\renewcommand{\rmdefault}{ptm} % times as roman (serif) font
+\renewcommand{\ttdefault}{fvm} % Vera mononspace as monospace font
+\usepackage{bold-extra} % Allow custom typsettings horrors like bold Small Caps
+\usepackage{slantsc} % Allow custom typsettings horrors like bold Small Caps
+
+\usepackage[bigcaptions]
+ {listing} % listing related package
+\usepackage{listings} % listing related package
+\usepackage{titletoc}
+%\usepackage{tocbibind} % TOC related package
+\usepackage[titles]{tocloft} % TOC related package - here to add dots to chapter leader in TOC
+\renewcommand{\cftchapleader}{\cftdotfill{\cftdotsep}}
+\usepackage{lipsum} % Lorem Ipsum generator
+
+\usepackage{fancyhdr}
+\usepackage{graphicx}
+\usepackage{color}
+\usepackage{xcolor}
+\usepackage{chngcntr} % counter related package
+%\usepackage{emptypage} % adds blank pages without number, but keeps page numbering going on
+
+\graphicspath{{figures/}}
+
+\usepackage[acronym,toc,shortcuts,hyperfirst=true]{glossaries}
+\makenoidxglossaries
+\input{meta/acronyms}
+\glsenablehyper
+\renewcommand*{\glstextformat}[1]{\textcolor{darkblue}{#1}}
+
+\usepackage[htt]{hyphenat} % hyphenation related package
+\usepackage[hyperfootnotes=true,
+ linkcolor=darkgray,
+ citecolor=black,
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+ pagecolor=black,
+ urlcolor=darkblue,
+ linktoc=all,
+ bookmarks=true,
+ pdfborder={0 0 0},
+ pdfdisplaydoctitle=true,
+ pdftoolbar=true,
+ pdfmenubar=true,
+ pdfstartview=X Y Z,
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+ breaklinks]
+ {hyperref} % URL and hyperlinks configuration, with hard break if too long lines
+
+\usepackage[hyphens]{url}
+\sloppy % helps with url hyphenation if we no not use xurl.
+%% IF YOUR URLS LOOK UGLY AND WAY TO LONG, UNCOMMENT THE LINE BELOW AND __DO NOT__ USE OVERLEAF, WHICH DOESN'T SUPPORT EXTENDED LATEX PACKAGES
+%\usepackage{xurl}
+\usepackage{numprint} % number notation related package, e.g 10'000'000
+%\usepackage{amsmath} % math related package
+
+\counterwithout{footnote}{chapter}
+
+\usepackage{setspace} % linespacing related package
+
+\definecolor{codebg}{rgb}{0.98,0.98,0.98}
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+\definecolor{darkgray}{rgb}{0.2,0.2,0.2}
+\definecolor{darkblue}{rgb}{0.2,0.2,0.4}
+
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% CUSTOM TOC %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+%% This defines the way section and subsections are numbered.
+%% Uncomment to have section numbered without chapter number
+% \renewcommand\thesection{\arabic{section}}
+% having subsections numbered with letters
+\renewcommand{\thesubsection}{\alph{subsection}}
+
+%% This allows you to tweak the depth numbering of the TOC and the sections
+\setcounter{tocdepth}{3} % TOC depth numbering set to 3
+\setcounter{secnumdepth}{3} % section depth numbering set to 3
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% /CUSTOM TOC %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% CUSTOM CHAPTER TITLES %%%%%%%%%%%%%%%%%%%%%%%%%%%%
+\usepackage{titlesec}
+\titleformat{\chapter}[hang]{\fontsize{15.5}{18.7}\centering\bfseries\scshape}{}{1pc}{}
+\titleformat{name=\chapter,numberless}[hang]{\fontsize{15.5}{18.7}\centering \selectfont \bfseries\scshape}{}{1pc}{}
+\titlespacing{\chapter}{0pc}{-0.44cm}{0.64cm}
+\titleformat{\section}[hang] {\fontsize{13.5}{16.7}\bfseries\scshape}{\thesection.}{1pc}{}[]
+\titlespacing{\section}{0pc}{6pt}{5pt}
+\titleformat{\subsection}[hang] {\bfseries\large}{\hspace*{1em} \thesubsection.}{1pc}{}
+\titlespacing{\subsection}{0pc}{4pt}{15pt}
+\titleformat{\subsubsection}[hang] {\bfseries\large}{\hspace*{2em} \thesubsubsection.}{1pc}{}
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% /CUSTOM CHAPTER TITLES %%%%%%%%%%%%%%%%%%%%%%%%%%%%
+
+\author{\Author}
+\title{\Title}
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+\chapter*{Table des matières}
+
+\startcontents[default]
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+
+\startcontents[annexes]
+\stopcontents[annexes]
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+% !TeX spellcheck = fr_FR
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+%% %
+%% HEPIA BACHELOR THESIS FRONTPAGE LATEX TEMPLATE %
+%% version 0.10 - 2020/04/25 %
+%% %
+%% %
+%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
+% set geometry
+\setlength{\headheight}{15pt}
+\setlength{\headsep}{0.5cm}
+% set text of header
+\newcommand{\Headertext}{\textcolor{black!50}{\scriptsize{\Author\space - \Shorttitle\space - Projet de bachelor - \Month\space\Year}}}
+% define page header page style
+\fancypagestyle{withheader}{%
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+\chead[]{}
+\rhead[]{}
+\renewcommand{\headrulewidth}{0pt}
+}
+% define page stlye with chapters
+\fancypagestyle{plain}{%
+\lhead[\Headertext]{\Headertext}
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+\rhead[]{}
+\renewcommand{\headrulewidth}{0pt}
+}
+% define page style to be used where no header is needed
+\fancypagestyle{noheader}{%
+\lhead[]{}
+\chead[]{}
+\rhead[]{}
+}
+% set header page style
+\pagestyle{withheader}
\ No newline at end of file
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Binary files /dev/null and b/meta/report/template/images/abstract/image.png differ
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Binary files /dev/null and b/meta/report/template/images/statements/date.png differ
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Binary files /dev/null and b/meta/report/template/images/statements/initstatements.png differ
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Binary files /dev/null and b/meta/report/template/images/statements/originalstatements.pdf differ
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Binary files /dev/null and b/meta/report/template/images/title/hepia_logo.jpg differ
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Binary files /dev/null and b/meta/report/template/images/title/hes-so_geneve_logo.emf differ
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Binary files /dev/null and b/meta/report/template/images/title/hes-so_geneve_logo.png differ
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+++ b/meta/report/template/images/title/hes-so_geneve_logo.svg
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+ \fontsize{14pt}{20pt} \textbf{Informatique et systèmes de communication avec orientation\\ \Orientation }\\[32pt]
+
+ %% DATE
+ \textbf{\Month, \Year}}\\[49pt]
+
+ %% SUPERVISOR
+ Professeur-e HES responsable\\[13pt]
+ \textbf{ \Professor }
+ }
+ \vfill
+ }%\fontfamily
+ \end{center}
+\end{titlepage}
+\addtocounter{page}{1}
diff --git a/meta/report/toplevel.tex b/meta/report/toplevel.tex
new file mode 100644
index 0000000000000000000000000000000000000000..739b186fc3aaab75cf54fc05f71bc62e97f1068a
--- /dev/null
+++ b/meta/report/toplevel.tex
@@ -0,0 +1,196 @@
+% !TeX spellcheck = fr_FR
+
+\RequirePackage[hyphens]{url}
+\RequirePackage{setspace}
+\RequirePackage{etoolbox}
+
+
+
+\documentclass[12pt % , twoside, openright % have chapter start on the page on the right
+]{report} % should use memoir documentclass
+\input{template/config}
+
+
+
+%%% PACKAGES
+%\usepackage[style=iso-authoryear]{biblatex}
+\usepackage[style=verbose-note, bibstyle=iso-authoryear, sorting=nyt]{biblatex}
+\addbibresource{refs/refs.bib}
+\usepackage{amsfonts}
+\usepackage{amsmath}
+\usepackage{amssymb}
+\usepackage[bottom]{footmisc} % footnotes actually at page bottom
+\usepackage{mathtools}
+\usepackage{todo}
+
+
+%%% COMMANDS
+\AtBeginEnvironment{quote}{\par\singlespacing\small}
+\newcommand{\inspired}[1]{\begin{flushright}\textit{#1}\linebreak\end{flushright}}
+\newcommand{\tbfigure}[4]{
+ %\begin{figure}[tbph!] % place where there is space
+ \begin{figure}[H] % place precisely relative to text and make space for it
+ \centering
+ \includegraphics[width=#1\linewidth]{img/#2}
+ \caption[#3.]{#3. Source : #4.}
+ \label{fig:#2}
+ \end{figure}
+}
+\newcommand{\tbtables}[4]{
+ \begin{table}[H]
+ \centering{
+ \begin{tabular}{ #3 }
+ #4
+ \end{tabular}
+ \caption[#2]{#2. Source: réalisé par Stefanovic Boris.}
+ \label{tab:#1}
+ }
+ \end{table}
+}
+
+\DeclarePairedDelimiter\floorpair{\lfloor}{\rfloor}
+\newcommand{\floor}[1]{\floorpair*{#1}}
+
+\definecolor{strongcolour}{RGB}{108,48,130}
+\definecolor{backcolour}{rgb}{0.95,0.95,0.92}
+\definecolor{commentgreen}{RGB}{2,112,10}
+\definecolor{codegray}{rgb}{0.5,0.5,0.5}
+\definecolor{codepurple}{rgb}{0.58,0,0.82}
+\lstdefinestyle{cstyle}{
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+ captionpos=b,
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+ numbersep=5pt,
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+ showstringspaces=false,
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+ emph={int,char,double,float,unsigned,void,bool,int16\_t,int32\_t,size\_t},
+ emphstyle=\color{strongcolour},
+ tabsize=4
+}
+
+
+
+\newcommand{\Author}{Boris STEFANOVIC}
+\newcommand{\TitleImage}{img/title}
+\newcommand{\Title}{
+ %Accélération matérielle de la NTT sur FPGA en vue de son utilisation dans l'algorithme CRYSTALS-Kyber
+ Accélération du calcul de CRYSTALS-Kyber sur FPGA
+}
+\newcommand{\Shorttitle}{Accélération Matérielle de la NTT}
+\newcommand{\Orientation}{systèmes embarqués}
+\newcommand{\Professor}{Andrés UPEGUI POSADA}
+\newcommand{\Client}{-}
+\newcommand{\Year}{2024}
+\newcommand{\Month}{Août}
+%% THE LINES BELOW ARE FOR PDF REFERENCING PURPOSES.
+\newcommand{\Keywords}{cryptography, FPGA, hardware, HDL, NTT, SpinalHDL, VHDL}
+\newcommand{\Subject}{hardware-acceleration}
+\newcommand{\Convention}{non}
+\newcommand{\Confidentiel}{non}
+
+
+%%% DO NOT MODIFY
+\hypersetup{
+ pdftitle={\Title},
+ pdfauthor={\Author},
+ pdfkeywords={\Keywords},
+ pdfsubject={\Subject}
+}
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+%\usepackage{showframe} % Prints document frame
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+\input{template/header}
+
+
+
+%%% DOCUMENT STARTS HERE
+\begin{document}
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+%%% TITLE PAGE
+\input{template/title}
+%\clearpage % originally, used instead of cleardoublepage
+\cleardoublepage
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+%%% TITLE IMAGE REFERENCE
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+%%% TABLE OF CONTENTS
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+\end{spacing}
+\cleardoublepage
+
+%%% DEDICATION
+\begin{spacing}{1.5}
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+\input{meta/acknowledgements}
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+
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+\input{template/statements}
+\cleardoublepage
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+\input{meta/abstract}
+\cleardoublepage
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+\input{template/acronyms}
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+\cleardoublepage
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+\input{meta/tableslist}
+\end{spacing}
+\cleardoublepage
+
+%%% LIST OF ANNEXES
+%%% COMMENT THIS PART IF YOU DO NOT USE DEDICATED TOC FOR ANNEXES AND COMMENT
+%%% HEADER AND FOOTER PART IN annexes FILE
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+\end{spacing}
+\cleardoublepage
+
+
+\begin{spacing}{1.5}
+\pagenumbering{arabic}
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+%%% INTRODUCTION
+\input{chapters/introduction}
+\cleardoublepage
+
+%%% CHAPTERS
+\input{chapters/1_outils}
+\input{chapters/2_operations}
+\input{chapters/3_architecture}
+\input{chapters/4_resultats}
+
+%%% CONCLUSION
+\input{chapters/conclusion}
+
+%%% ANNEXES AND REFERENCES
+\input{meta/annexes}
+\input{meta/references}
+\end{spacing}
+\end{document}